摘要：
还是写下来，用的少记不住 1.verilog +： reg [31:0] dword; reg [7:0] byte0; reg [7:0] byte1; reg [7:0] byte2; reg [7:0] byte3; assign byte0 = dword[0 +: 8]; // Same 阅读全文
posted @ 2025-09-26 16:21
原声带1993
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摘要：
CMOS的电平标准大于TTL，TTL的输出可以加上拉电阻去驱动CMOS电路 TTL电平为5V为逻辑正，0为逻辑负 TTL为5V电源，CMOS为5-15V电源 TTL电平输出: 输出 L： <0.8V ； H：>2.4V 输入 L： <1.2V ； H：>2.0V CMOS电平输出: 输出 L： <0 阅读全文
posted @ 2025-09-26 16:17
原声带1993
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摘要：
为什么经常可以看到跨时钟域的时候，会把信号打两拍？为啥说打两拍就可以解决亚稳态的问题？如果最初采到信号的时候是不稳定的，为什么用两个DFF接一下，就稳定了呢？而且不稳定的值不还是接进来，两个DFF还徒增了延迟，开始我一直没有太明白，其实两级打拍能解决亚稳态，严格意义来说是不准确的，并没有解决，而是阻 阅读全文
posted @ 2025-09-26 15:57
原声带1993
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