阳光灿烂的日子

摘要： set_input_delay，是指信号到达fpga的pin脚相对于参考时钟的延迟，这里fpga是下游器件，因为上游芯片的数据和时钟到达fpga管脚的相位关系不确定，而为了满足时序要求，fpga必须要知道这个值，好来做内部布局布线，同时满足建立时间和保持时间的要求公式： Tco_ext + Tpcb 阅读全文

摘要： set_output_delay，这个约束描述的是fpga的输出管脚的数据，相对于参考时钟有效沿的延迟。这个描述其实很不具体，缺少细节。早先我就对这个约束一直很困惑，因为根据名字，是设置数据输出的延迟，比如fpga一个输出管脚输出数据到下游器件，假设下游器件的Tsu要求是3ns，而数据的参考时钟周期 阅读全文

摘要： 通俗易懂的解释下LUT,大部分人都说叫查找表，确实，它原本英文就叫"look up table"。但是具体怎么实现的，啥是4输入lut，6输入lut？ 首先，这个查找表其实就是真值表,假设有个组合逻辑关系y = (A & B) | C，它的真值表： A B C y 0 0 0 0 1 0 0 0 0 阅读全文

摘要： 浮点数 我们先看下2进制下的浮点数的表达形式，并不复杂，所以我直接举个例子，一目了然： 十进制173.8125 转换成二进制小数 首先取出整数部分：173 173－＞10101101 再取出小数部分：0.8125 将小数部分乘以２,一直到为整数为１，或者达到指定位数的精度： 0.8125*2 = 1 阅读全文

摘要： CRC校验很常见，我们也经常用，比如以太网MAC帧的结尾4个字节的FCS就是CRC32的校验结果，以前我以为加个CRC，或者有校验，就能保证这个数据有错误接收方一定能判断出来，后面自己写这些校验代码时候，就发现原来不是这么回事，就是说两个不同的数据，CRC对其校验，结果可能是一致的，也就是说可能数据 阅读全文

摘要： 重装个系统一堆要配置的，还是记一下方便后面有新机器要配的时候： OS 安装选中文安装，注意设备名尽量简短，避免和用户名重复 执行sudo apt update 安装VNC 将主目录下用户文件夹改为英文 export LANG=en_US xdg-user-dirs-gtk-update export 阅读全文

摘要： 还是写下来，用的少记不住 1.verilog +： reg [31:0] dword; reg [7:0] byte0; reg [7:0] byte1; reg [7:0] byte2; reg [7:0] byte3; assign byte0 = dword[0 +: 8]; // Same 阅读全文

摘要： CMOS的电平标准大于TTL，TTL的输出可以加上拉电阻去驱动CMOS电路 TTL电平为5V为逻辑正，0为逻辑负 TTL为5V电源，CMOS为5-15V电源 TTL电平输出: 输出 L： <0.8V ； H：>2.4V 输入 L： <1.2V ； H：>2.0V CMOS电平输出: 输出 L： <0 阅读全文

摘要： 为什么经常可以看到跨时钟域的时候，会把信号打两拍？为啥说打两拍就可以解决亚稳态的问题？如果最初采到信号的时候是不稳定的，为什么用两个DFF接一下，就稳定了呢？而且不稳定的值不还是接进来，两个DFF还徒增了延迟，开始我一直没有太明白，其实两级打拍能解决亚稳态，严格意义来说是不准确的，并没有解决，而是阻 阅读全文

摘要： 说到时序问题时我们经常提到亚稳态，这里我们不具体的展开解释亚稳态，只说异步复位同步释放的事，因为大部分时候都认为这个是解决异步复位带来的亚稳态问题，就是说原本的异步复位，当复位信号无效时候，就是从复位状态切回正常状态时，正好处于时钟上升沿(下降沿)，导致系统出现亚稳态，所以要把复位信号打两拍，再来判 阅读全文