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摘要： 我在使用MIG IP核进行数据的读写的时候出现了一个问题。 我使用了两个数据生成器来生成写入DDR的数据，它们两个写入的时序一模一样，但是数据读出的时候发现其中一个数据生成器的第一个数据并没有写进去。 截图如下， 使用自己写的conv_data_generator生成的数据 （输入时序） （输出时序 阅读全文

摘要： 今天在使用vivado的时候，出现了之前的错误，但是我忘记了解决方案，只能再去网上找方法。所以我建了个这个问题汇总博客，以后再碰到问题可以先来这里翻一翻。 1、MIG IP核在重新打开工程的时候会丢失一些文件，导致无法仿真，需要重新生成一遍IP核才能够正常使用。 同样的，在Open IP Examp 阅读全文

摘要： 前两个礼拜搞来一个用MIG IP核读写的DDR的程序本来已经能够跑起来了。今天试了下， init_calib_complete信号一直拉不高，看了半天才知道是仿真时间不够。 记录一下init_calib_complete 拉高的时间点 110us左右，省的下次继续走弯路。(输入时钟频率为100MHz 阅读全文

摘要： 简单记一下今天在使用FIFO的过程中的一些注意事项。 【时钟模块】 使用时钟模块用于生成FIFO模块的读写时钟，在复位之后时钟模块不能立刻输出时钟，需要等待一段时间（我仿真的时候就想着怎么没数据出来捏） 具体标志为 locked信号拉高 【FIFO模块】 同样的FIFO模块在复位之后也不能立刻工作， 阅读全文

摘要： 学习FIFO的目的是为了给DDR3读写数据的时候提供缓存！ 本来想着看个FIFO IP核的使用方法算球了，但是理智告诉我不行！得深入了解！毕竟了解了FIFO的原理之后用着能更加得心应手，不是嘛？ 推荐一个CSDN上的非常牛逼的大佬：孤独的单刀。文章写的深入浅出，看着非常爽！ 传送门：异步FIFO的V 阅读全文

摘要： 从这个学期开始我全力以赴学习FPGA的相关知识，在此记录下自己的学习笔记，整理自己的学习思路。 还有我自己在学习的时候写的笔记是真的乱，狗都不想看，试着整理在这里能够清楚些？ 阅读全文