2023年4月13日
【FPGA】 DDR读写
摘要： 前两个礼拜搞来一个用MIG IP核读写的DDR的程序本来已经能够跑起来了。今天试了下， init_calib_complete信号一直拉不高，看了半天才知道是仿真时间不够。 记录一下init_calib_complete 拉高的时间点 110us左右，省的下次继续走弯路。(输入时钟频率为100MHz 阅读全文
posted @ 2023-04-13 23:05 dacon132 阅读(456) 评论(0) 推荐(0)