Hello-FPGA

摘要： 问题背景 INT32 regValueLow = 0; INT32 regValueHigh = 1; regValueLow = 1 << 31; UINT64 regValue = (((UINT64)regValueHigh) << 32) + (regValueLow); // 这段代码有什 阅读全文

摘要： CoaXPress Over Fiber Bridge Host 低速链接 用于传输CXP的low_speed_uplink 数据 LS传输数据组织 这里把N路拼成1路，默认支持1-4路就可以，下面的描述是4-1的场景。 COF把CXP的K 码和数据都当成数据来传输，要对数据重新打包。 LS IDL 阅读全文

摘要： CoaXPress-over-Fiber (CoF) 是现有 CoaXPress 规范的一个重要扩展，旨在支持通过光纤进行传输。 CoaXPress (CXP) 是高带宽计算机视觉应用的事实标准。CoaXPress 2.0规定了 CXP-12 速度，这是一种通过同轴铜缆实现的12.5 Gbps（每秒 阅读全文

摘要： visual studio 调试技巧 概述 在使用visual studio 进行调试的时候，有几个调试方法很好用，这里做一些记录。 GTEST 单元测试 参考 VS2022创建C C++ GTEST工程 - Hello-FPGA - 博客园 (cnblogs.com) 内存查看 命令行测试动态库 阅读全文

摘要： Verilog 轻量化开发环境 背景 笔者常用的开发环境 VIAVDO, 体积巨大，自带编辑器除了linting 能用，编辑器几乎不能用，仿真界面很友好，但是速度比较慢。 Sublime Text, 非常好用的编辑器，各种插件使用verilog 非常方便，可以自动补全、生成调用、linting等； 阅读全文

摘要： 组合逻辑电路 组合逻辑电路是数字电子学中一类基本的电路类型，它由一系列逻辑门组成，用于实现特定的逻辑功能。与时序逻辑电路不同，组合逻辑电路的输出完全取决于当前的输入信号，而不受之前输入的影响。换句话说，组合逻辑电路没有记忆功能，输出仅由当前时刻的输入决定。 组合逻辑电路的基本特点： 无记忆性：输出只 阅读全文

摘要： System Generator 流程 工具包： VIVADO 2017.3 Matlab 2017a 图 1‑1 system generator 版本要对应才能打开 新建simulink 打开system generator, 创建simulink 文件 图 1‑2 创建simulink文件 添 阅读全文

摘要： verilog signed to unsigned offset binary 背景 有符号数据的最高bit 是 符号位，通常有符号数据都用补码来表示。补码就是该数绝对值的原码取反 再加1 得到，取补码的原因是为了把减法操作变成加法操作，便于电路实现。 但是在HDL语言中处理有符号数据比较麻烦，H 阅读全文

摘要： 使用windows 系统的伙伴都深受其扰，动不动就要强制更新，并且无法长时间关闭更新。这里推荐一个工具来禁止更新。 下载地址 https://github.com/WereDev/Wu10Man/releases 阅读全文

摘要： 图形界面工具 GitHub Desktop GitHub 开发的一款跨平台的图形化 Git 工具，支持 Windows、macOS 和 Linux。 特点包括简洁的用户界面、易于创建和管理仓库、提交变更、分支管理等。 SourceTree Atlassian 提供的一款免费的跨平台 Git 和 Me 阅读全文