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关于setup/hold 关于setup/hold,在整个LPS流程和DFV流程中都会碰到,可以讲是时序的核心问题； 本文针对setup/hold的产生原因和实质,做一个深入的分析和总结； Setup/hold属于时序设计中的基本问题,属于必须掌握的知识点； 希望对大家的面试和工作有帮助； 如有疑问 阅读全文
posted @ 2018-04-24 22:03
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Wire load model Vs Topographical Mode 针对 wire load model(WLMs模式) Wire load model (WLMs)是厂家基于统计规律得出的一套模型.换言之,考虑到设计的不同,不是每个设计都完全满足 针对Topographical mode( 阅读全文
posted @ 2018-04-22 14:13
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【问题描述】 在使用Verilog进行设计时,经常会遇到多位向量需要全部填充为"1","x"或者"z"的情况,特别是在不指定位宽的时候，"'bx"或者"'b z"可以填充到矢量的所有位，但是"'b1"并不能得到期望的所有为位"1"的结果。本文针对这种情况，通过详细的示例解释其中原因，同时给出当向量位 阅读全文
posted @ 2018-04-22 11:45
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【问题描述】 在使用Verilog对硬件逻辑进行建模和模拟的同时，必须理解代码与硬件实现的联系和Verilog语言本身的语法规则，如果对于这些理解不够，往往会造成代码调试周期延长，更有甚者造成电路逻辑功能异常的情况出现，从而拖延电路设计的周期。本文列举的错误不仅初学者经常遇到，在一些经验丰富的电路设 阅读全文
posted @ 2018-04-22 08:42
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本文针对常见的.synopsys_dc.setup问题,做深入的分析和总结 环境变量的设置,属于LPS设计中的基本问题,属于必须掌握的知识点 环境变量的错误理解和设置,会产生灾难性的后果,请大家正确理解和规范使用 希望对大家的面试和工作有帮助 本文针对常见的.synopsys_dc.setup问题, 阅读全文
posted @ 2018-04-21 08:41
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串行序列检测器 序列检测器经常作为一些集成电路涉及公司的面试题目，为此，本文以一个简单的序列示意该序列检测器的设计实现，对于类似的序列监测器的设计有普适的作用。 【设计说明】 设计一个"10110"串行数据检测器,使得输出序列中出现"10110"时,结果中就输出1,输入/输出示例如下所示： 输入：1 阅读全文
posted @ 2018-04-20 20:59
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