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0 丑话说在前边 RHS：运算符（= or <=）右侧的表达式 LHS：运算符（= or <=）左侧的表达式 竞争（Race Condition）：在同一仿真时间槽（time-slot）多条语句同时执行顺序不同时可能产生不同的执行结果的情况。 建议规则一：模拟组合逻辑时使用阻塞赋值。 建议规则二：在 阅读全文
posted @ 2018-05-19 11:30
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在使用Verilog进行数字设计或者构建验证平台时,如果连接模块端口的线网或变量的宽度与端口定义的宽度不一致,在进行仿真时将有可能出现逻辑功能与期望不一致的情况，本文将对此类情况进行示例分析。 首先，在IEEE 1364-2001中，模块的端口对于信号的传输类似于连续赋值语句对于信号的传递，因此，对 阅读全文
posted @ 2018-05-18 11:58
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在进行组合逻辑建模的时候，经常会遇到在过程性语句中的程序对数组中索引或者元素值变化进行相应的操作，但是在实际的建模过程中，经常会遇到因为以错误的方式在敏感信号列表中使用数组导致仿真结果与期望不一致的情况。本文将就此示例说明。 1.数组的构成 格式： type [MSB3:LSB3][MSB4:LSB 阅读全文
posted @ 2018-05-17 21:29
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关于EmbeddedMemories 随着半导体工艺的发展,可测性技术(DFT)成为每个芯片在设计中必须考虑的问题 如何高效和高质量的测试芯片中的内嵌Memory,成为DFT技术中的关键技术 本文针对rombist中的Memorymodel的产生算法和结果做一个分析和总结 实际案例的具体分析和计算 阅读全文
posted @ 2018-05-16 21:28
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关于Insert_Scan 随着半导体工艺的发展,可测性技术(DFT)成为每个芯片在设计中必须考虑的问题 测试覆盖率作为DFT技术中的关键指标,受到多种因素制约 本文针对常见的Insert_scan问题和方法,做一个深入的分析和总结 Insert_Scan属于时序设计中的高阶问题,需要一定的背景知识 阅读全文
posted @ 2018-05-15 22:01
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关于Timing borrow 本文针对常见的timingborrow 问题,做深入的分析和总结 涉及到timingborrow 的问题,属于LPS设计中的高级问题 通过TimingBorrow可以对电路进行加速,当路径延迟较大时,可以通过借用latch的部分时间实现数据的锁存从而可以提高设计运行的 阅读全文
posted @ 2018-05-14 21:52
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1 基本概念 在数字实现过程中，延迟一般有以下几种： 分布式延迟（Distributed Delays） 一般用来指定模块内部信号通过逻辑单元或者线网耗费的时间。 模块路径延迟（Module Path Delays） 模块路径一般指从源（输入端口或者输入输出端口）到目的（输出端口或者输入输出端口）的 阅读全文
posted @ 2018-05-12 08:46
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1.新建一个工程,创建一个原理图文件,并在其中进行原理图电路绘制,本例以一个2输入与门为例,如下图所示: 绘制好电路图后,保存绘制好的电路至新建的工程,如下图所示: 因为原理图文件ModelSim等第三方仿真器并不识别,所以需要将其输出为Veilog或者VHDL文件,操作如下: 点击当前选项后弹出如 阅读全文
posted @ 2018-05-10 20:48
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1.新建一个项目过程参考" Quartus II 创建工程流程",在该流程第5步时,选在EDA Tool的窗口时,选择第三方的EDA工具以及设计使用的设计语言,如下图所示: 设置完成后,按照之前流程直到项目创建成功. 2.创建成功后,对设计进行编译,确认设计编译正确,即可进入下一环节设置测试平台.编 阅读全文
posted @ 2018-05-10 20:42
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1.新建一个波形文件 2.右键点击Name下空白框,在弹出的菜单中选择"Inert->Insert Node or Bus..." 如果已经知道端口名称和端口类型，直接在弹出的对话框中键入Name后，相应的信息会自动识别到对话框中，如下： 如果不确定端口名或存在多个输入，点击“Node Finder 阅读全文
posted @ 2018-05-10 20:31
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