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VCD(ValueChange Dump)是用ASCII记录了被选择信号在仿真过程中的变化情况,同时还记录了一些测试向量生成时的仿真信息,例如仿真时间精度等.目前常用的VCD主要有两种格式: 四值格式:记录了信号的数值变化情况,这里的数值仅包含0,1,x,z,不包含相关信号强度的信息; 扩展格式:记 阅读全文
posted @ 2018-09-21 22:38
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本文主要介绍HDL语言中常用的逻辑强度模型,并且以Verilog示例为主,最后介绍VHDL中常用的各种逻辑值系统.Verilog中提供了大量的模型用于模拟具体的硬件电路,例如and,or,nmos等,同时为了更加精确的模拟具体的电路信号强弱变化情况、信号的传输、充放电等行为,依据信号的逻辑强度模型, 阅读全文
posted @ 2018-07-29 11:16
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本文为物理综合面试系列(16篇)的最后一篇文章,皆在给学员提供一个检验自己物理综合水平的平台和环境. 本文针对设计中常见的时序现象,精心设计了电路.意在通过电路的实现,体现给大家正确的设计方法和ASIC流程 本电路充分考虑到了国内目前的ASIC水平,难度偏难,请大家根据自己的目标合理选择方法和策略 阅读全文
posted @ 2018-07-01 11:04
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Verilog中常用的线网类型如下表所示: 关键词 说明 wire 连线 wand 线与 wor 线或 tri 三态线网 triand 三态线与 trior 三态线或 tri0 三态下拉线网 tri1 三态上拉线网 trireg 三态寄存器 supply0 用于对“地”建模 supply1 用于对“ 阅读全文
posted @ 2018-06-29 18:35
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本文针对常见的timing analysis 问题,做深入的分析和总结 涉及 timing analysis 的问题,属于综合设计中的基本问题 Compile的水平和能力,直接体现在timinganalysis 的结果上 Compile对RTL设计的性能提升有限;要从根本上解决问题,必须依靠RTL的 阅读全文
posted @ 2018-06-18 08:02
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在定义状态机中的状态时,除了可以使用宏(define)或者参数(parameter)声明定义外,还可以使用枚举类型,但是如果对于枚举类型使用不正确的话,极易出现编译仿真均没有报错,但是仿真时状态机跳转异常的情况.本文将针对这种情况进行示例说明并给出解决方法. 1 数据类型 在Verilog中所有的变 阅读全文
posted @ 2018-06-16 12:52
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本文针对常见的compile问题,做深入的分析和总结 涉及 compile的问题,属于综合设计中的高级问题;牵扯到综合的策略和方法以及要实现的效果,要从整体上把握 Compile的水平和能力,直接体现在综合的结果上 Compile对RTL设计的性能提升有限;要从根本上解决问题,必须依靠RTL的质量 阅读全文
posted @ 2018-06-08 21:48
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【设计要求】 实现占空比为50%的奇数分频器(示例以三分频为例). 【原理分析】 在进行数字电路设计的过程中,分频器是设计中使用频率较高的一种基本设计之一,虽然很多厂家都提供特定的电路模块对时钟进行分频、倍频以及特定相移等,但是对于时钟要求不高的逻辑,特别是在仿真过程中,使用硬件描述语言实现分频还是 阅读全文
posted @ 2018-06-07 22:08
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本文针对常见的RTL code 问题,做深入的分析和总结 涉及coding for synthesis 的问题,属于RTL设计中的基本问题 Coding for synthesis 的水平和能力,直接体现在synthesis的结果上 Coding for synthesis在某些情况下,会对综合能否 阅读全文
posted @ 2018-06-03 10:58
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在Verilog中,标识符是大小写敏感的(参考之前大小写topic),标识符的长度一般不要太长,尽量遵守相关的编码规范,达到名副其实即可.通常标识符一般分为以下两种: 简单标识符（simple identifier）； 转义标识符（escaped identifier）； 1.简单标识符 在Veri 阅读全文
posted @ 2018-06-01 22:06
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