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在Verilog中，对于未指定线网类型的隐性线网默认的类型为wire，如果没有对线网进行上拉或者下拉操作，那么其状态为高阻态，即“Z”。对于特定设计在后端实现时会对相应的端口进行上下拉操作，为了保持这种特性，除了显示声明线网类型为tri0或者tri1等外，还可以通过编译命令实现端口上下拉。本文将对通 阅读全文
posted @ 2018-05-31 21:18
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线网(net)作为Verilog语言中两种主要数据类型之一(变量数据类型和线网数据类型),主要用来模拟数字设计中连接多个不同模块或者模型的物理连线,因此线网是不存储数据的(除了trireg类型),仿真时线网上显示的数据由驱动该线网的驱动源决定的。如果线网没有被有效驱动,那么其上表现出来的数据是高阻态 阅读全文
posted @ 2018-05-30 22:37
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随着科技的发展,65nm及65nm以下的工艺节点成为设计的主流 随着工艺的发展,绝对的物理变异导致相对较大的电气特性变异 随着工艺的发展,时序收敛变得越来越困难 可制造性的问题(DFM)变得越来越关键 本文针对UDSM后端设计中的问题,做一个分析和总结希望对大家的面试和工作有帮助 UDSM下工艺库， 阅读全文
posted @ 2018-05-29 23:35
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在使用Verilog进行设计的过程中，使用task和function在同一个module中多次调用，充分提高了代码的复用性，有效增强设计的可维护性和复用性，可以避免不同模块间代码复制导致的不必要的错误。本文主要探讨task和function的使用以及两者之间的异同点。 1 task 定义不能出现在过 阅读全文
posted @ 2018-05-28 22:47
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本文针对常见的Timing Budgeting 问题,做深入的分析和总结 涉及 Timing Budgeting 的问题,属于综合约束设计中的高级问题;牵扯到综合的策略和方法以及要实现的效果,这几点要从整体上把握 Timing Budgeting 的水平和能力,直接体现在综合的结果上 项目前期的Ti 阅读全文
posted @ 2018-05-27 22:45
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在Verilog中，parameter既不属于变量范畴也不属于线网范畴，经常用来定义一个标志符代表一个常量，所以参数的值在仿真运行的过程中不能进行修改。但是通过使用参数，可以提高程序的可读性、可复用性和可维护性。目前常用的参数主要分为两大类：module参数（parameter和localparam 阅读全文
posted @ 2018-05-25 22:29
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在使用Verilog建模组合逻辑时，经常会使用“@*”的方式实现将进程中素有输入信号隐含加入到敏感信号列表中。但是如果该进程中包含对函数的引用时，尽管使用“@*”，综合前后的仿真结果还是有出现不一致的情况。本文将对此进行示例说明。 1 问题示例 Verilog中可以在always后使用“@*”来代替 阅读全文
posted @ 2018-05-24 21:20
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本文针对常见的partition问题,做深入的分析和总结 涉及到partitioning的问题,属于LPS设计中的进阶问题,对程序设计有指导意义;属于代码设计和综合工程师必须掌握的知识点 某些情况下,partition的错误理解会对综合和后端实现产生严重的时序问题,大幅降低芯片性能的同时也会降低工具 阅读全文
posted @ 2018-05-23 21:32
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在使用Verilog进行设计过程中，经常会遇到某些条件判断语句中的分支没有执行，有些for循环仅执行一次的情况，特别是在过程性赋值语句中。其中很大一部分是因为错误使用了“；”导致的。因为Verilog源自C语言，根据其语言特性，“；”在Verilog中本身是一条单独的空语句，只是岂不进行任何具体操作 阅读全文
posted @ 2018-05-21 21:43
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关于coding forsynthesis 本文针对常见的RTL code 问题,做深入的分析和总结 涉及coding for synthesis 的问题,属于RTL设计中的基本问题 Coding for synthesis 的水平和能力,直接体现在synthesis的结果上 Coding for 阅读全文
posted @ 2018-05-20 21:42
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