耐心的小黑 - 博客园

摘要：参考：小梅哥的《FPGA系统设计与验证实战指南》一、色彩空间介绍 Gray 图像：灰度（gray）图像就是我们常说的黑白图像，由黑... 阅读全文

posted @ 2021-03-27 20:56 耐心的小黑阅读(651) 评论(0) 推荐(0)

摘要：一、行缓存介绍一幅图像是由一个个像素点构成的，对于一幅480*272大小的图片来说，其宽度是480，高度是272。在使用FPGA进... 阅读全文

posted @ 2021-03-27 19:07 耐心的小黑阅读(1003) 评论(0) 推荐(0)

摘要：一、语法介绍 generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例... 阅读全文

posted @ 2021-03-27 12:18 耐心的小黑阅读(1378) 评论(0) 推荐(0)

摘要： 1、什么是伪路径？为什么要去除伪路径？伪路径就是存在，但是不起作用的路径，因此没有必要对它进行时序分析。移除无效的时序路径... 阅读全文

posted @ 2021-03-13 21:06 耐心的小黑阅读(204) 评论(0) 推荐(0)

摘要：一、什么时候需要用到多周期约束？ Vivado、TimeQuest等时序引擎默认是按照单周期关系分析数据关系的，即数据在发起沿发送，... 阅读全文

posted @ 2021-03-13 20:35 耐心的小黑阅读(298) 评论(0) 推荐(0)

摘要：关于为何需要设置虚拟时钟，可以参考下面这篇文章：在接口时序约束中为什么设置虚拟时钟（virtual clock）? 1、用于输入延... 阅读全文

posted @ 2021-03-13 19:51 耐心的小黑阅读(1291) 评论(0) 推荐(0)

摘要：一、设置输入延时（Input Delay） 1、不同的路径需要使用不同的约束 2、输入延时的定义由下图可以看出Input Del... 阅读全文

posted @ 2021-03-13 19:01 耐心的小黑阅读(3153) 评论(0) 推荐(0)

摘要： 1、Organizing Your Constraints Xilinx建议将时序约束和物理约束分别存放在不同的XDC文件中！ 2... 阅读全文

posted @ 2021-03-12 14:29 耐心的小黑阅读(230) 评论(0) 推荐(0)

摘要：关于建立时间和保持时间的详细介绍以及相关例题可以参考以下文章：Verilog 建立时间和保持时间。在介绍数据传输模型之前必须... 阅读全文

posted @ 2021-03-11 14:10 耐心的小黑阅读(479) 评论(0) 推荐(0)

摘要：以下内容摘自：《正点原子逻辑设计指南》非整数倍的位宽转换与整数倍相比会稍微复杂一些。非整数倍的位宽转换指的是 1.5 倍位宽转换或... 阅读全文

posted @ 2021-03-10 20:20 耐心的小黑阅读(141) 评论(0) 推荐(0)

万能的小黑呀！！！