耐心的小黑 - 博客园

摘要：在进行时序分析时，经常会遇到两个比较容易混淆的概念，那就是时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew）。下... 阅读全文

posted @ 2021-12-10 11:36 耐心的小黑阅读(1740) 评论(0) 推荐(0)

摘要：一、什么是流水线流水线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插入寄存器，并暂存中间数据的方法。目的是将一个大操作... 阅读全文

posted @ 2021-12-09 11:53 耐心的小黑阅读(811) 评论(1) 推荐(1)

摘要：下表显示了在数字设计的各个层次上可减少功耗的百分比。RTL 级之后，功耗的减少量已经非常有限。作为一个编写 Verilog 的伪... 阅读全文

posted @ 2021-11-22 10:52 耐心的小黑阅读(456) 评论(0) 推荐(0)

摘要：一、有din_en信号&&频率相差较小假设两个异步时钟频率比为 5，我们可以先用延迟打拍的方法对数据使能信号进行 3 级打拍缓存... 阅读全文

posted @ 2021-10-29 22:29 耐心的小黑阅读(1582) 评论(0) 推荐(1)

摘要：一、前言关于Vivado MIG IP核详细配置可以参考我之前的文章：基于Vivado MIG IP核的DDR3控制器(DDR3... 阅读全文

posted @ 2021-10-27 12:11 耐心的小黑阅读(3069) 评论(1) 推荐(1)

摘要：一、SPI协议介绍 SPI协议详解二、程序设计 1、spi_slave模块该模块接收8路16bit的数据信号ave1---ave... 阅读全文

posted @ 2021-10-19 22:06 耐心的小黑阅读(2269) 评论(0) 推荐(0)

摘要：一、要求图像输出时序如下图所示，其中VSYNC_OUT为场同步信号，HSYNC_OUT为行同步信号，DATA_OUT为16bit图... 阅读全文

posted @ 2021-10-16 20:44 耐心的小黑阅读(524) 评论(0) 推荐(0)

摘要：一、快时钟域>>>慢时钟域我们假定有两个时钟，CLK1 和 CLK2，还有一个信号叫 READ，CLK1 时钟频率快于 CLK2，... 阅读全文

posted @ 2021-10-08 17:17 耐心的小黑阅读(879) 评论(0) 推荐(1)

摘要： Vivado HLS(High-level Synthesis)笔记一：HLS基本流程 Vivado HLS(High-level ... 阅读全文

posted @ 2021-10-04 22:46 耐心的小黑阅读(211) 评论(0) 推荐(0)

摘要：一、什么是LFSR？线性反馈移位寄存器（linear feedback shift register, LFSR）是指，给定前一状... 阅读全文

posted @ 2021-09-27 12:07 耐心的小黑阅读(1709) 评论(0) 推荐(0)

万能的小黑呀！！！