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2021年9月24日
verilog 串并转换电路
摘要: 数字电路中的串并转换主要设计思想来源于用面积换速度,对数据流进行管理。实现串并转换的主要方式有双口RAM,FIFO,移位寄存器等,对...
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posted @ 2021-09-24 19:59 耐心的小黑
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2021年9月20日
基于Vivado MIG IP核的DDR3控制器(DDR3_CONTROL)
摘要: 一、前言 由于DDR3的控制时序相当复杂,为了方便用户开发DDR3的读写应用程序,Xilinx官方就提供了一个MIG(Memory ...
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posted @ 2021-09-20 16:55 耐心的小黑
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2021年9月10日
FPGA 16bit 串口发送程序设计
摘要: 串口是“串行接口”的简称,即采用串行通信方式的接口。串行通信将数据字节分成一位一位的形式在一条数据线上逐个传送,其特点是通信线路简单...
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posted @ 2021-09-10 12:20 耐心的小黑
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2021年9月7日
RISC-V 指令集的模块化和寄存器结构
摘要: 0 前言 RISC-V 指令集架构是加州大学伯克利分校研发的第五代精简指令集架构,先后经历了四代精简指令集的发展,旨在设计一个完全开...
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posted @ 2021-09-07 19:15 耐心的小黑
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RISC-V 指令格式和6种基本整数指令
摘要: 指令格式是指令使用二进制编码表示的结构形式,一般一条指令分为操作码和地址码两部分: 一、操作码 操作码表示指令的属性功能和执行的指...
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posted @ 2021-09-07 16:38 耐心的小黑
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2021年6月19日
verilog中的基本数据类型
摘要: Verilog 最常用的 2 种数据类型就是线网(wire)与寄存器(reg),其余类型可以理解为这两种数据类型的扩展或辅助。 一、...
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posted @ 2021-06-19 10:45 耐心的小黑
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2021年6月12日
平等仲裁之循环优先级控制器
摘要: 一、功能描述 利用循环优先级算法,每次从不同的起点开始,采用轮询方式查看各个通道是否有请求,优先响应先查到的设备。由于起点是依次变化...
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posted @ 2021-06-12 18:25 耐心的小黑
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Verilog 图像数据的采样和缓冲(FMC_apt)
摘要: 一、问题提出 我们假设上一级传输过来了如下的图像数据: 时钟为60MHZ,HBLANK为512CLK,HSIZE为4096CLK,...
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posted @ 2021-06-12 16:22 耐心的小黑
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2021年6月6日
Xilinx伪双口RAM实现同步FIFO(解决读写冲突)
摘要: 一、伪双端口RAM配置 关于创建和配置IP,可以参考我的另一篇文章:Vivado 双口RAM IP核的使用,不同之处只是在于本文使用...
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posted @ 2021-06-06 23:05 耐心的小黑
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2021年5月30日
综合工具-DesignCompiler学习教程
摘要: 1、综合与Design_Compiler(很好 很经典).pdf 2、Design Compiler入门 3、Design Compiler总结 4、Design Compiler进行数字综合 5、逻辑综合重点解析(Design Compiler篇) 6.1、DesignCompiler学习(1)-
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posted @ 2021-05-30 10:32 耐心的小黑
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