HDL - 随笔分类 - wuyishaner

一个ModelSim报告的较为隐蔽的端口不匹配错误

摘要：错误信息： Error: (vsim-3389)xxx: Port 'xxx' not found in the connected module (1st connection) 原因：端口不对应！但是此次端口不对应的原因比较隐蔽：在quartus的.qsf中含有两个同名但不同路径的veril 阅读全文

posted @ 2022-02-12 10:15 wuyishaner 阅读(1878) 评论(0) 推荐(1)

Cyclone10lp的OCT功能

摘要：https://community.intel.com/t5/Intel-Quartus-Prime-Software/How-to-use-OCT-calibration-modules-on-CYCLONE-10LP/m-p/219017 阅读全文

posted @ 2022-01-10 14:12 wuyishaner 阅读(66) 评论(0) 推荐(0)

case恒输出0的一个BUG

摘要：module encoder8_3( input wire clk, input wire rst_n, input wire [ 7:0] x, output reg [ 3:0] y); // always @(x) begin // case (x) // 8'b0000_0001 : y = 阅读全文

posted @ 2021-08-17 17:29 wuyishaner 阅读(52) 评论(0) 推荐(0)

MACRO ./xxx.do PAUSED at line xxx

摘要：本次碰到的原因是：端口定义错误，将rst_n 不能既用assign赋值又是例化模块的输出！阅读全文

posted @ 2021-06-30 14:00 wuyishaner 阅读(505) 评论(0) 推荐(0)

一个Verilog HDL File I/O error的怪现象

摘要：编译突然无法通过： Error (10054): Verilog HDL File I/O error at ...: can't open Verilog Design File "G:/..." 提示的是一个头文件，解决办法：在文件位置拷贝一个副本，然后将原文件删除，再将副本改为原文件名即可！阅读全文

posted @ 2021-06-09 09:09 wuyishaner 阅读(573) 评论(0) 推荐(0)

两个双向IO互联时构建testbench的注意事项

摘要：1. 双向IO的初始状态应该定义一个确定的初值！ 2. 确保同时只能有一个方向控制信号起作用，即要禁止总线竞争！特别是两个模块如果依据某一条件可互为主从的时候。阅读全文

posted @ 2021-05-27 09:48 wuyishaner 阅读(111) 评论(0) 推荐(0)

assign 的一个错误

摘要：某日记录了如下错误，待验证！手写的笔记中没有"wire [1:0] c;"这行，也可能当时定义的是 reg [1:0] c；阅读全文

posted @ 2021-04-30 16:14 wuyishaner 阅读(35) 评论(0) 推荐(0)

wuyishaner

随笔分类 - HDL

公告