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摘要： 参考：解决Mac pro 无法ping通github.com问题_sustyle的博客-CSDN博客 总结，关键在于以下几点： 1. 使用ipaddress.com获得github.com的IP地址 2. 必须使用管理员权限运行hosts文件 3. 别将添加的内容给注释掉了^-^: 阅读全文

摘要： 错误信息： Error: (vsim-3389)xxx: Port 'xxx' not found in the connected module (1st connection) 原因： 端口不对应！但是此次端口不对应的原因比较隐蔽： 在quartus的.qsf中含有两个同名但不同路径的veril 阅读全文

摘要： https://community.intel.com/t5/Intel-Quartus-Prime-Software/How-to-use-OCT-calibration-modules-on-CYCLONE-10LP/m-p/219017 阅读全文

摘要： module encoder8_3( input wire clk, input wire rst_n, input wire [ 7:0] x, output reg [ 3:0] y); // always @(x) begin // case (x) // 8'b0000_0001 : y = 阅读全文

摘要： 本次碰到的原因是：端口定义错误，将rst_n 不能既用assign赋值又是例化模块的输出！ 阅读全文

摘要： 使用两台电脑调试带SPI口的两片FPGA组成的系统，突然发现作为从机的FPGA其signalTap界面几乎无法下载程序，结检查从机使能信号nCEO正常，断电调换换下载线，恰好可以。于是怀疑线的问题，找了几条半新不旧的换上，依然如故!于是怀疑其它问题，开始检查打开的应用程序，与往常相比多开了labvi 阅读全文

摘要： 编译突然无法通过： Error (10054): Verilog HDL File I/O error at ...: can't open Verilog Design File "G:/..." 提示的是一个头文件，解决办法： 在文件位置拷贝一个副本，然后将原文件删除，再将副本改为原文件名即可！ 阅读全文

摘要： 1. 双向IO的初始状态应该定义一个确定的初值！ 2. 确保同时只能有一个方向控制信号起作用，即要禁止总线竞争！特别是两个模块如果依据某一条件可互为主从的时候。 阅读全文

摘要： 对于硬件工程师来说，这样的时代已经到来！ 必须制作任意的元器件，因为精密，因为空间限制或者因为保密等需求。 https://f.hubspotusercontent40.net/hubfs/729699/ND%20Marketing%20cards%20(CHI).pdf?__hsfp=113408 阅读全文

摘要： 有网友提问题述问题，思考了一阵之后略有所得： 原则： 不要试图挑战收敛，仿真时长够用就好。 如何达成： 跟写HDL一样，心中要有信号流淌。切记仿真只是验证，不是设计！ 阅读全文