2021年8月17日
case恒输出0的一个BUG
摘要： module encoder8_3( input wire clk, input wire rst_n, input wire [ 7:0] x, output reg [ 3:0] y); // always @(x) begin // case (x) // 8'b0000_0001 : y = 阅读全文
posted @ 2021-08-17 17:29 wuyishaner 阅读(52) 评论(0) 推荐(0)