笑着刻印在那一张泛黄

摘要： # 常用断言 ``` assert property (@(posedge clk) disable iff(~rstn) (a -> b)); assert property (@(posedge clk) disable iff(~rstn) (a b)); assert property (@ 阅读全文

摘要： https://blog.csdn.net/qq_27016651/article/details/83096126 阅读全文

摘要： 1、原题 2、代码 class packet; bit [3:0] address; rand bit [2:0] command; rand bit [7:0] payload; rand bit parity; function new(bit [3:0] a); //构造函数里的形式变量不要与 阅读全文

摘要： 1、同步复位和异步复位二者各自的优缺点 https://blog.csdn.net/qq_41634276/article/details/101078454 （a）同步复位有利于仿真器仿真，有利于时序分析；异步复位属于异步逻辑，静态时序分析稍复杂，如果复位释放接近时钟有效沿，则触发器的输出可能进入 阅读全文

摘要： 1、原题 2、代码 `timescale 1ns / 1ps module my_transmitter( input clk, //Clock input rst_n, //Asynchronous reset(active low) input [1:0] gap, //the stop int 阅读全文

摘要： 1、代码 `timescale 1ns / 1ps module pulse_synchronizer( input clk1, input clk2, input rstn, input pulse_in, output pulse_out ); reg reg1_clk1; always @(p 阅读全文

摘要： https://www.cnblogs.com/lyc-seu/p/12441366.html 一、同步电路和异步电路的优缺点 同步电路： 优点： （1）EDA友好，EDA工具可以保证电路系统的时序收敛，有效避免了电路设计中的竞争冒险现象； （2）由于触发器只有在时钟边缘才改变值，很大限度地减少了整 阅读全文

摘要： 1、FPGA器件内部的资源及功能 https://blog.csdn.net/maxwell2ic/article/details/81116271 2、FPGA开发流程 http://m.elecfans.com/article/673005.html 阅读全文

摘要： https://blog.csdn.net/augus_per/article/details/52724792 例：12.918进行定点化，11位的位宽带来的量化误差是多少？ 4位用来表示整数，7位用来表示小数。分辨率为：1/(2^7)=0.0078125 0.918/0.0078125~=118 阅读全文

摘要： 1、低功耗设计策略 1）动态功耗和静态功耗 动态功耗包括开关功耗（switching power）和内部功耗（internal power），前者来源于对负载电容的充放电，后者来源于短路电流。 静态功耗包括亚阈值漏电、栅漏电、pn结到衬底的漏电。 2）降低功耗的方法 a）降低供电电压 功耗与电源的二 阅读全文