2020年3月15日
Verilog-并转串（2017兆易创新）
摘要： 1、原题 2、代码 `timescale 1ns / 1ps module my_transmitter( input clk, //Clock input rst_n, //Asynchronous reset(active low) input [1:0] gap, //the stop int 阅读全文
posted @ 2020-03-15 22:16 笑着刻印在那一张泛黄 阅读(420) 评论(0) 推荐(0)