随笔分类 - jchdl
摘要：https://mp.weixin.qq.com/s/H2UBmZa9fpM6_FM2_MucTQ 实现一个SoC作为顶层模块，包含Cpu、Mem两个子模块，并驱动运行。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/mo
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摘要：https://mp.weixin.qq.com/s/OguQKMU64GGdinCJjgyeKw 实现MOS6502 CPU，主要是实现状态机。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/exam
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摘要：https://mp.weixin.qq.com/s/ST8q-VWOT47kcYg10-4AQw 实现一个简单的内存模块，匹配MOS6502 CPU使用。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl
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摘要：https://mp.weixin.qq.com/s/nMxYVC2djk7DdAforerZPA 使用jchdl RTL实现MOS6502 CPU的ALU。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rt
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摘要：https://mp.weixin.qq.com/s/jLUz757FQZjMEYzYb2AIww MOS6502是简单，但是曾经相当流行的一款CPU。网上有很多模拟程序可供学习使用。这里使用一个较为精简的Verilog项目，介绍MOS6502这款CPU的运行机制，然后使用jchdl进行模拟。 参考
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摘要：https://mp.weixin.qq.com/s/PQIPkDymvcGc_re8ux50vA 结构体可以嵌套使用。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/And2/And2
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摘要：https://mp.weixin.qq.com/s/qTgeBF9N0mx5UK3xWDb3jg jchdl对Verilog做了增强，增加了用户自定义结构体类型。使用自定义结构体，可以对输入和输出接口进行分类，并简化模块输入输出接口的定义。 参考链接 https://github.com/wjcd
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摘要：https://mp.weixin.qq.com/s/j4zLmjKgau2vRXVNfm0SIA 带进位的加法。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Adder4Carry.
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摘要：https://mp.weixin.qq.com/s/xtvMj5f-Uvx3vesVnH0P_A 计数器。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Counter4.java 1
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摘要：https://mp.weixin.qq.com/s/9S29BCTcJfbpR62ALjSidA 加法器。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Adder4.java 1.创
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摘要：https://mp.weixin.qq.com/s/OmQRQU2mU2I5d-qtV4PAwg 二选一输出。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Mux.java 1.创建
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摘要：https://mp.weixin.qq.com/s/p4-379tBRYKCYBk8AZoT8A 输入两组线相与，结果输出到寄存器。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/An
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摘要：https://mp.weixin.qq.com/s/JhUB3M1WhjAyUrN1HPIPTA AndAnd是三输入与门模块，输出为相与的结果。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/exa
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摘要：https://mp.weixin.qq.com/s/86d_sFN0xVqk1xRaRyoAkg 使用rtl语法，实现简单的与门。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/And
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摘要：https://mp.weixin.qq.com/s/wN82bRB2lTYkM63lD_F_sg 摘自康华光《电子技术基础 · 数字部分》（第五版） 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl
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摘要：https://mp.weixin.qq.com/s/BjQtQE8DfaKP1XwcTiCwVg 摘自康华光《电子技术基础 · 数字部分》（第五版） 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl
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摘要：https://mp.weixin.qq.com/s/uD5JVlAjTHQus2pnzPrdLg 多个D触发器可以组成一组寄存器。 摘自康华光《电子技术基础 · 数字部分》（第五版） 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/or
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摘要：https://mp.weixin.qq.com/s/c8kDgye50nKJR4tkC0RzVA D锁存器对电平敏感，当使能位使能时，输出Q跟随输入D的变化而变化。 摘自康华光《电子技术基础 · 数字部分》（第五版） 参考链接 https://github.com/wjcdx/jchdl/b
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摘要：https://mp.weixin.qq.com/s/7N3avTxTd2ZUnAcKg4w3Ig D触发器对边沿敏感，只有当相应的边沿出现时，才会触发D的值传播到输出Q。 引自：https://www.cnblogs.com/IClearner/p/6443539.html 参考链接 htt
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摘要：因为对除法研究不深，这里略去不表。 有兴趣可以参考链接： https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator/arithmetic/Div.java
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