随笔分类 -  jchdl

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jchdl - GSL实例 - MulC2（有符号数的乘法）
摘要：这里的实现，先把符号位取出来，使用两个正数相乘，然后在把符号加到乘积上。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator/arithmetic/MulC2.java 1.创建MulC2. 阅读全文
posted @ 2018-10-22 21:31 wjcdx 阅读(240) 评论(0) 推荐(0)
jchdl - GSL实例 - Mul（无符号数的乘法）
摘要：这里实现最原始的阵列乘法，逐位相乘然后加到一起。 参考链接 https://github.com/wjcdx/jchdl/blob/edcc3e098d4f1cb21677e86e87a1147db31ed2a9/src/org/jchdl/model/gsl/operator/arithmetic 阅读全文
posted @ 2018-10-22 21:30 wjcdx 阅读(415) 评论(0) 推荐(0)
jchdl - GSL实例 - LogicalLeft
摘要：https://mp.weixin.qq.com/s/WNm4bLWzZ0oWHWa7HQ6Y6w 逻辑左移，继承自Shifter类。只需要实现shift方法即可。 参考链接 https://github.com/wjcdx/jchdl/blob/edcc3e098d4f1cb21677e86e87 阅读全文
posted @ 2018-10-22 21:29 wjcdx 阅读(166) 评论(0) 推荐(0)
jchdl - GSL实例 - Shifter
摘要：https://mp.weixin.qq.com/s/ngQji-xi4FCCbL_2ihUi_A Shifter是移位节点的父类，定义了输入输出线，但是没有定义具体的移位方式，这个留给子类去实现。 参考链接 https://github.com/wjcdx/jchdl/blob/edcc3e098 阅读全文
posted @ 2018-10-22 21:28 wjcdx 阅读(168) 评论(0) 推荐(0)
jchdl - GSL实例 - Concat
摘要：https://mp.weixin.qq.com/s/oJY6Xj9_oM1gSmvH_dHkJg Concat节点把多根输入线线组合成一排线输出。 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/ope 阅读全文
posted @ 2018-10-22 19:40 wjcdx 阅读(145) 评论(0) 推荐(0)
jchdl - GSL实例 - Assign
摘要：https://mp.weixin.qq.com/s/MtHR3iolPd5VQq6AUE-JPg Assign是一个节点，把输入线直接赋值给输出线。在转换成Verilog时，这种类型的节点会直接单独处理。 参考链接 https://github.com/wjcdx/jchdl/blob/maste 阅读全文
posted @ 2018-10-22 19:39 wjcdx 阅读(191) 评论(0) 推荐(0)
使用RTL进行硬件模型编程的局限性
摘要：https://mp.weixin.qq.com/s/Nj_d3hwgNX4kWVtKsqMSWg ​​ 硬件模型编程，即Hardware Model Programming。在RTL抽象级别，硬件模型使用RTL代码描述。所谓编程指的是编写RTL代码。 程序 = 数据 + 算法 所以可以从两个方面来 阅读全文
posted @ 2018-09-26 10:06 wjcdx 阅读(944) 评论(0) 推荐(0)
非阻塞赋值（Non-blocking Assignment）是个伪需求(2)
摘要：https://mp.weixin.qq.com/s/5NWvdK3T2X4dtyRqtNrBbg 13hope: 个人理解，Verilog本身只是“建模”语言。具体到阻塞/非阻塞，只规定了两种赋值语句的行为。所以无论怎么写，仿真器和综合器都不会报错。但是存在两个问题，所描述的行为是否有物理电路与之 阅读全文
posted @ 2018-09-26 10:05 wjcdx 阅读(542) 评论(0) 推荐(0)
jchdl - GSL实例 - Sub（二的补码实现）
摘要：https://mp.weixin.qq.com/s/10fgjqPt2pRvIJzjDGYgBg 概念辨析 《IC-二进制, 自然数, 有符号数》：https://mp.weixin.qq.com/s/9rGs9yN-OvLvEclnDZr87Q 两个结论： 1. 如果不把符号位编码编进二进制数里 阅读全文
posted @ 2018-09-26 10:02 wjcdx 阅读(339) 评论(0) 推荐(0)
jchdl - GSL实例 - ComplementTwo（二的补码）
摘要：https://mp.weixin.qq.com/s/Gh2xJJvfg1SlyuayK4LRyQ 二的补码指对二进制数的所有位数整体求补。二进制运算下0,1互为补数，n位二进制数a的补数为2^n - a The two's complement of an N-bit number is defi 阅读全文
posted @ 2018-09-26 10:01 wjcdx 阅读(247) 评论(0) 推荐(0)
jchdl - GSL实例 - ComplementOne（一的补码）
摘要：https://mp.weixin.qq.com/s/zZTnDdbCUCRGGpgpfAZsYQ 一的补码指对二进制数的每一位分别求补（二进制运算下0,1互为补数），实际运算即为对每一位取反。最高位为符号位。n位二进制数a的一的补数为2^n - 1 - a. The ones' complemen 阅读全文
posted @ 2018-09-26 10:00 wjcdx 阅读(304) 评论(0) 推荐(0)
jchdl - GSL实例 - Add
摘要：https://mp.weixin.qq.com/s/6xcYYdYZTBPTf25xFluzBQ 使用FullAdder级联实现加法器 参考链接： https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator 阅读全文
posted @ 2018-09-21 12:26 wjcdx 阅读(307) 评论(0) 推荐(0)
jchdl - GSL实例 - Mux4（使用Mux）
摘要：https://mp.weixin.qq.com/s/GrYJ4KXEFRoLLmLnAGoMSA 原理图 ​​ 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/Mux4.java 1.创 阅读全文
posted @ 2018-09-20 08:42 wjcdx 阅读(809) 评论(0) 推荐(0)
jchdl - GSL实例 - Mux4（使用WireVec简化输入线声明）
摘要：https://mp.weixin.qq.com/s/yJx_dV6ScUStJtPWVuD38w 原理图 ​​ 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/Mux4.java 1.创 阅读全文
posted @ 2018-09-20 08:42 wjcdx 阅读(383) 评论(0) 推荐(0)
jchdl - GSL实例 - Mux4
摘要：https://mp.weixin.qq.com/s/hh0eExVFC6cxzpvNI1cA9A 使用门实现四选一选择器。 原理图 ​​ 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/ 阅读全文
posted @ 2018-09-20 08:41 wjcdx 阅读(315) 评论(0) 推荐(0)
jchdl - GSL实例：FullAdder（使用HalfAdder实现）
摘要：https://mp.weixin.qq.com/s/5mcYAllizuxyr3QSNrotrw 全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器. 参考链接 https://githu 阅读全文
posted @ 2018-09-19 12:34 wjcdx 阅读(538) 评论(0) 推荐(0)
jchdl - GSL实例：FullAdder
摘要：https://mp.weixin.qq.com/s/CtT08xZON0YxnheqDM2FAw 全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器. 逻辑图 ​​ 真值表 ​​ 参考链接 阅读全文
posted @ 2018-09-19 12:33 wjcdx 阅读(349) 评论(0) 推荐(0)
jchdl - GSL实例：HalfAdder
摘要：https://mp.weixin.qq.com/s/Y97bIro7UlPPFCoPlzgmOQ 半加器电路是指对两个输入相加，输出一个结果位和，没有进位输入的电路。 是实现两个一位二进制数的加法运算电路。 逻辑图 ​​ 真值表 ​​ 参考链接 https://github.com/wjcdx/j 阅读全文
posted @ 2018-09-19 12:32 wjcdx 阅读(739) 评论(0) 推荐(0)
jchdl进展 - 20180918
摘要：这几天看了下SystemC，发现与jchdl相似的地方，或者jchdl与之相似的地方。 但总体而言： 1. jchdl的模型更简单，更清晰； 2. jchdl还有一些建模需要的工具需要补充，比如: inout port, RTL需要增加logic以支持四值逻辑，再者jchdl要考虑如何实现sal或者 阅读全文
posted @ 2018-09-18 15:06 wjcdx 阅读(204) 评论(0) 推荐(0)
Verilog缺少一个复合数据类型，如C语言中的结构体
摘要：https://mp.weixin.qq.com/s/_9UsgUQv-MfLe8nS938cfQ Verilog中的数据类型（Data Type）是分散的，缺少一个复合数据类型：把多个wire, reg组合到一起成为一个新的类型。 如C语言里面的结构体（struct），SystemVerilog已 阅读全文
posted @ 2018-09-18 14:39 wjcdx 阅读(1530) 评论(0) 推荐(0)

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