Chisel3 - 随笔分类(第13页) - wjcdx

jchdl - GSL实例 - Mux4

摘要：https://mp.weixin.qq.com/s/hh0eExVFC6cxzpvNI1cA9A 使用门实现四选一选择器。原理图参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/ 阅读全文

posted @ 2018-09-20 08:41 wjcdx 阅读(315) 评论(0) 推荐(0)

jchdl - GSL实例：FullAdder（使用HalfAdder实现）

摘要：https://mp.weixin.qq.com/s/5mcYAllizuxyr3QSNrotrw 全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器. 参考链接 https://githu 阅读全文

posted @ 2018-09-19 12:34 wjcdx 阅读(538) 评论(0) 推荐(0)

jchdl进展 - 20180918

摘要：这几天看了下SystemC，发现与jchdl相似的地方，或者jchdl与之相似的地方。但总体而言： 1. jchdl的模型更简单，更清晰； 2. jchdl还有一些建模需要的工具需要补充，比如: inout port, RTL需要增加logic以支持四值逻辑，再者jchdl要考虑如何实现sal或者阅读全文

posted @ 2018-09-18 15:06 wjcdx 阅读(204) 评论(0) 推荐(0)

Verilog缺少一个复合数据类型，如C语言中的结构体

摘要：https://mp.weixin.qq.com/s/_9UsgUQv-MfLe8nS938cfQ Verilog中的数据类型（Data Type）是分散的，缺少一个复合数据类型：把多个wire, reg组合到一起成为一个新的类型。如C语言里面的结构体（struct），SystemVerilog已阅读全文

posted @ 2018-09-18 14:39 wjcdx 阅读(1530) 评论(0) 推荐(0)

硬件建模-几个观点

摘要：https://mp.weixin.qq.com/s/ANlBqbDxiqV5BH9TtIxNjg 一. 非阻塞赋值（Non-blocking Assignment）是个伪需求二. Delay只有两种实现方式？ 1. 利用器件（线、们）的物理特性，进行延时；2. 定时延时：使用高频clk和计数寄存阅读全文

posted @ 2018-09-15 09:50 wjcdx 阅读(636) 评论(0) 推荐(0)

非阻塞赋值（Non-blocking Assignment）是个伪需求

摘要：https://mp.weixin.qq.com/s/mH84421WDGRb7cuU5FEFIQ Verilog的赋值很是复杂，包括： 1. Continuous assignment; 2. Procedural assignment: a. Blocking Assignment; b. No 阅读全文

posted @ 2018-09-15 09:32 wjcdx 阅读(1327) 评论(0) 推荐(0)

Chisel3-创建工程并转换为Verilog代码

摘要：https://mp.weixin.qq.com/s/ie0R3v60IcrI6beTXHrgSg 基于Intellj IDEA+Scala插件模式开发因为Chisel内嵌于Scala，所以Chisel3的项目实际上是Scala的项目，构建使用sbt。下面使用官方网站上面的例子Adder，创建第阅读全文

posted @ 2018-09-05 23:18 wjcdx 阅读(4519) 评论(0) 推荐(0)

Chisel3-Intellij IDEA安装Scala插件

摘要：https://mp.weixin.qq.com/s/xTk5ucvSNuwsh8C6E362cg 后续开启RISC-V开发相关内容。 RISC-V开发推荐使用Chisel编程语言。Chisel即Constructing Hardware in a Scala Embedded Language：阅读全文

posted @ 2018-09-04 22:28 wjcdx 阅读(1861) 评论(0) 推荐(0)

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随笔分类 - Chisel3

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