Chisel3 - 随笔分类(第12页) - wjcdx

Chisel3 - Tutorial - Functionality

摘要：https://mp.weixin.qq.com/s/3hDzpJiANdwp07hO03psyA 演示使用函数进行代码复用的方法。参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/exampl 阅读全文

posted @ 2018-12-09 21:45 wjcdx 阅读(392) 评论(0) 推荐(0)

Chisel3 - Tutorial - Parity

摘要：https://mp.weixin.qq.com/s/OtiQnE52PwdCpvmzJ6VFnA 奇偶发生器。统计输入中1的个数，如果为偶数则输出0，奇数则输出1。参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/ 阅读全文

posted @ 2018-12-09 21:44 wjcdx 阅读(424) 评论(0) 推荐(0)

Chisel3 - Tutorial - ByteSelector

摘要：https://mp.weixin.qq.com/s/RQg2ca1rwfVHx_QG-IOV-w 字节选择器。参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/ByteSel 阅读全文

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Chisel3 - Tutorial - ShiftRegister

摘要：https://mp.weixin.qq.com/s/LKiXUgSnt3DzgFLa9zLCmQ 简单的寄存器在时钟的驱动下，逐个往下传值。参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/e 阅读全文

posted @ 2018-12-09 21:42 wjcdx 阅读(982) 评论(0) 推荐(0)

Chisel3 - Tutorial - Adder

摘要：https://mp.weixin.qq.com/s/SEcVjGRL1YloGlEPSoHr3A 位数为参数的加法器。通过FullAdder级联实现。参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/sc 阅读全文

posted @ 2018-12-09 21:41 wjcdx 阅读(749) 评论(0) 推荐(0)

Chisel3 - Tutorial - Adder4

摘要：https://mp.weixin.qq.com/s/X5EStKor2DU0-vS_wIO-fg 四位加法器。通过FullAdder级联实现。参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/ 阅读全文

posted @ 2018-12-09 21:39 wjcdx 阅读(551) 评论(0) 推荐(0)

Chisel3 - Tutorial - FullAdder

摘要：https://mp.weixin.qq.com/s/Aye-SrUUuIP6_o67Rlt5OQ 全加器逻辑图如下：参考链接： https://github.com/ucb-bar/chisel-tutorial/blob/release/src/main/scala/examples/ 阅读全文

posted @ 2018-12-03 21:27 wjcdx 阅读(1073) 评论(0) 推荐(0)

Chisel3 - 模块

摘要：https://mp.weixin.qq.com/s/2vjM-gcauvHnn6KJzlOm4g Chisel的模块和Verilog的模块很相似，都用来定义模块结构（hierarchical structure）。 Chisel的模块定义，包含三部分内容： a. 继承自Module类； b. 定义阅读全文

posted @ 2018-12-02 13:34 wjcdx 阅读(757) 评论(0) 推荐(0)

Chisel3 - 运算符和位宽推断

摘要：https://mp.weixin.qq.com/s/rI-CJM6GyI6EUHPZ3uYiFg 如同Verilog中的众多运算符，Chisel也针对自身的数据类型，提供了很多运算符。 Chisel语言内嵌于Scala。在Scala中，基本上所有的运算符都被当做一般的字符，可以作为命名符号（ide 阅读全文

posted @ 2018-12-02 13:33 wjcdx 阅读(2251) 评论(0) 推荐(0)

Chisel3 - 接口方向（Direction）

摘要：https://mp.weixin.qq.com/s/36jreQGpDLCCNfmUwI34lA 模块接口有三种方向：Input/Output/Inout。Chisel在声明模块接口的时候，也需要提供这些信息。参考链接： https://github.com/freechipsproject/c 阅读全文

posted @ 2018-12-01 22:33 wjcdx 阅读(1047) 评论(0) 推荐(0)

Chisel3 - Wire & Reg

摘要：https://mp.weixin.qq.com/s/Y26N5P4XOr5e3uyi5XQY-w 不同于Verilog，Chisel中Wire和Reg并不是数据类型，而是数据容器，作为数据的一个特征而存在。 Wire和Reg作为数据容器，只是标识了变量是否可以存值这一个特征。但这不是数据类型的主要阅读全文

posted @ 2018-12-01 22:31 wjcdx 阅读(1812) 评论(0) 推荐(0)

Chisel3 - 复合数据类型

摘要：https://mp.weixin.qq.com/s/rXYqiZKuBpAYL8R94zxgRA Chisel允许用户根据需要，把基本数据类型组合成为复合数据类型使用。如C语言里面的结构体，这样可以极大的简化Verilog中输入输出接口的声明和使用。复合数据类型相关的类如下：其中： 1. 阅读全文

posted @ 2018-11-30 21:26 wjcdx 阅读(651) 评论(0) 推荐(0)

Chisel3 - 基本数据类型

摘要：https://mp.weixin.qq.com/s/bSrM-wLRn7O_75xYKeoaEQ Chisel中的基本数据类型，不是Verilog中的Wire和Reg。Wire和Register只是数据的容器，而非数据本身。所以Chisel中的数据类型抽象层次更高一些，更关注数据的行为和组织形式的阅读全文

posted @ 2018-11-29 23:00 wjcdx 阅读(1454) 评论(0) 推荐(0)

Chisel3 - 字面量（literal）

摘要：https://mp.weixin.qq.com/s/uiW4k4DeguvYsG8LhHk2Ug 介绍Chisel3中基本数据类型的字面量的写法，及其背后的实现机制，也就是Scala隐式规则。参考链接： https://github.com/freechipsproject/chisel3/wi 阅读全文

posted @ 2018-11-28 22:19 wjcdx 阅读(916) 评论(0) 推荐(0)

Chisel3 - 使用chisel-iotesters进行验证

摘要：https://mp.weixin.qq.com/s/KqyklKrPLtPm38sftMYlHA 1. 使用Maven获取库 Chisel相关的库基本上都可以使用Maven获取到（https://mvnrepository.com/artifact/edu.berkeley.cs）：其中C 阅读全文

posted @ 2018-11-27 23:06 wjcdx 阅读(2783) 评论(0) 推荐(0)

Chisel3-Intellij IDEA中使用sbt构建Chisel项目

摘要：https://mp.weixin.qq.com/s/gssjiiPW6zUzKwCFZdNduw 1. 使用Intellij IDEA创建Scala项目 Chisel项目，就是构建Scala项目。Intellij IDEA支持使用Maven等多种方式构建Scala项目：这里选择Mav 阅读全文

posted @ 2018-11-26 23:32 wjcdx 阅读(6022) 评论(0) 推荐(0)

Chisel3 - 参考资料汇总

摘要：https://mp.weixin.qq.com/s/mIexKCFA1MQNOl4M_iVkjg 1. 官方网站 https://chisel.eecs.berkeley.edu/ 2. Wiki https://github.com/freechipsproject/chisel3/wik 阅读全文

posted @ 2018-11-25 12:23 wjcdx 阅读(1568) 评论(0) 推荐(0)

jchdl - GSL实例 - Add

摘要：https://mp.weixin.qq.com/s/6xcYYdYZTBPTf25xFluzBQ 使用FullAdder级联实现加法器参考链接： https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator 阅读全文

posted @ 2018-09-21 12:26 wjcdx 阅读(307) 评论(0) 推荐(0)

jchdl - GSL实例 - Mux4（使用Mux）

摘要：https://mp.weixin.qq.com/s/GrYJ4KXEFRoLLmLnAGoMSA 原理图参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/Mux4.java 1.创阅读全文

posted @ 2018-09-20 08:42 wjcdx 阅读(809) 评论(0) 推荐(0)

jchdl - GSL实例 - Mux4（使用WireVec简化输入线声明）

摘要：https://mp.weixin.qq.com/s/yJx_dV6ScUStJtPWVuD38w 原理图参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/Mux4.java 1.创阅读全文

posted @ 2018-09-20 08:42 wjcdx 阅读(383) 评论(0) 推荐(0)

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随笔分类 - Chisel3

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