2026年5月14日

FlashPro5 导致 window11 蓝屏

摘要: 可能是因为 windows最近的更新造成的,据说卸载掉最近的更新就可以了 我处理的办法有点笨拙,在设备管理器中, 删除 FTDIBUS.sys 所有的驱动 开启 windows 内存保护 删除所有的FTDI所有驱动,可能会导致 xilinx 驱动 也被删除, 重新安装 本站XILINX专用下载器资料 阅读全文

posted @ 2026-05-14 15:43 所长 阅读(4) 评论(0) 推荐(0)

2026年5月13日

libero verilog 模块例化时,信号不存在 默认是 不连接

摘要: 只有 警告 @W: CS263 : Port-width mismatch for port o_rx_frame_len. The port definition is 9 bits, but the actual port connection bit width is 1. Adjust ei 阅读全文

posted @ 2026-05-13 17:08 所长 阅读(7) 评论(0) 推荐(0)

A3P250 在线 debug 抓取信号 Identify 在线逻辑分析仪

摘要: Microsemi Libero系列教程(六)——Identify片上逻辑分析仪的使用_libero identify-CSDN博客 (7 条消息) 如何在线调试 MicroSemi FPGA :Synospsy Identify 简明使用指南 - 知乎 在 MicroSemi 的开发环境 Libe 阅读全文

posted @ 2026-05-13 16:47 所长 阅读(8) 评论(0) 推荐(0)

MPFS250T MSS 引脚 上下拉配置

摘要: 阅读全文

posted @ 2026-05-13 15:19 所长 阅读(5) 评论(0) 推荐(0)

2026年5月11日

如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (五) 官方参考

摘要: Connecting User Logic to AXI Interfaces of High-Performance Communication Blocks in the SmartFusion2 Devices - Libero v11.7 Application Note 对应代码下载: m 阅读全文

posted @ 2026-05-11 14:03 所长 阅读(3) 评论(0) 推荐(0)

verilog 按键消抖模块

摘要: // Debounce.vmodule DEBOUNCE ( input CLK, RESET_N, SWITCH, // inputs output reg INTERRUPT // output );//// internal constants parameter N = 12 ;//// i 阅读全文

posted @ 2026-05-11 13:28 所长 阅读(2) 评论(0) 推荐(0)

2026年5月9日

如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (四) axi-lite 信号抓取

摘要: libero Active Probes - 所长 - 博客园 【FPGA开发】AXI-Lite总线协议解读、Verilog逻辑开发与仿真 - 壹肆叁贰海里 - 博客园 AXI4协议学习:架构、信号定义、工作时序和握手机制-CSDN博客 看着 时序是正常的 为啥会卡死那 阅读全文

posted @ 2026-05-09 15:44 所长 阅读(3) 评论(0) 推荐(0)

libero Active Probes

摘要: 1. Active Probes 是什么? 它是 PolarFire FPGA 自带的无侵入式调试工具,和 Live Probes 同属 SmartDebug 功能,核心区别是: Live Probes:只能读信号,且最多同时看 2 路,信号需路由到外部通道 / 示波器 Active Probes: 阅读全文

posted @ 2026-05-09 14:13 所长 阅读(9) 评论(0) 推荐(0)

如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (二) axi-lite

摘要: 使用 vivado 工具生成的 AX4-LITE 总线 , 在 Libero 中使用, vivado axi PS-PL 封装IP 创造自定义 外设 - 所长 - 博客园 将 led_v1_0_s00_AXI.v 加载到工程中,然后参考 下面 如何在 libero 中 写一个 axi4 slave 阅读全文

posted @ 2026-05-09 09:47 所长 阅读(6) 评论(0) 推荐(0)

如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (三) C代码测试 访问卡死

摘要: struct s_axi4_reg { uint32_t reg[1024]; }; struct s_axi4_reg *p_axi4_reg; #define AXI4_REG_BASE ((struct s_axi4_reg *)(0x60000000)) void axi4_reg_test 阅读全文

posted @ 2026-05-09 09:47 所长 阅读(2) 评论(0) 推荐(0)

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