摘要：
1、加载波形 弹出窗口 2、保存波形文件 3、加载波形文件 4、调整波形的颜色 选中信号，按“T”按键就可随意修改波形颜色 5、搜索层级顶层 选中顶层文件，按‘shift+s’可查询顶层 6、使用gvim编写verdi代码edit配置 选择tool -f -f +${CurLine} ${CurFu 阅读全文
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1、上下拉电阻可以理解如下链接 https://www.zhihu.com/zvideo/1632483324462616576?playTime=61.4 2、IO施密特触发器原理如下链接 花几分钟搞懂施密特触发器原理_哔哩哔哩_bilibili 阅读全文
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1、IO电平特性 逻辑电平是指一种可以产生信号的状态，通常由信号与地线之间的电位差来体现。逻辑电平的浮动范围由逻辑家族中不同器件的特性所决定 逻辑电平术语输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。输入低电平（Vil）：保证 阅读全文
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1、set_input_delay/set_output_delay input delay和output delay是在SDC中经常会遇到的问题，看似简单其实还有很多模棱两可的问题的。特别是为什要设置input delay和output delay？常用的30%和70%的原因以及input del 阅读全文
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有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。 这里带大家一起体验一下Vivado 的ECO流程，以vivado自带的Example Design为例, 直接用TCL命令修改网表，在正常的寄存器路径之间加一级L 阅读全文
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在FPGA工程中，在调试过程中需要插入ila来验证设计的准确性，但一次验证不能达到设计的初衷，需要反复修改ila来定位问题，往往一个大工程编译、布线时间较长，反复定位问题非常耗费时间。xilinx系列的vivado16.4以上版本支持了类似ic设计的ECO功能。 1、dcp文件 在implement 阅读全文
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芯片关键工艺分为几步：AA（就是离子注入的主要位置）、poly（多晶硅材质，电压就是压在他上面）、CT（这里指下面晶体管跟上面金属线的连接层）、M1（金属线第一层，一般越先进的工艺，金属线排布越复杂，不过工艺条件差不多，以第一层来代替后续工艺），AA、Poly更是将晶体管定义出来了，关键之处不言而喻 阅读全文
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1、ESD概念 ESD（Electro-Static discharge ）是广泛存在于你我身边的自然现象，小时候上自然课就学过摩擦生电。而静电对于工业界来说有时候是很头疼的东西，世界上最大的飞艇兴登堡号就是因为静电原因坠毁的。随着IC的规模越来越大，线宽越来越小，芯片也越来越娇贵，EOS（Elec 阅读全文
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Makefile笔记 1、Makefile作用以及语法 一个企业级项目，通常会有很多源文件，有时也会按功能、类型、模块分门别类的放在不同的目录中，有时候也会在一个目录里存放了多个程序的源代码。 这时，如何对这些代码的编译就成了个问题。Makefile 就是为这个问题而生的，它定义了一套规则，决定了哪 阅读全文
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Linux系统常见命令 记录一下常用的linux命令，加深印象，巩固理解。 1、替换文本里的关键字 sed -i "s/nnn/sss/g" `grep naw -rl .` sed -i "s/kangkang/stephen/g" `grep kanghao -rl .`:替换文件夹中内容 2、 阅读全文