摘要：时序约束步骤 约束时钟 创建输入时钟 创建生成时钟 约束自己分频的时钟 输入延迟的约束 输出延迟的约束 设置时序例外 设置多周期路径 设置false路径 时序分析：时序分析的目的是通过分析FPGA设计中各个寄存器之间的数据和时钟传输路径，来分析寄存器的建立时间、保持时间等等是需要求是否满足。时序约束 阅读全文

摘要：亚稳态是FPGA系统中的一个常见问题，亚稳态的出现轻则导致输出错误，严重的甚至会导致系统崩溃。因此对亚稳态的了解必不可少，本文在查阅众多资料的基础上，对亚稳态的概念、亚稳态的产生原因、以及如何避免亚稳态进行了分析与记录。目录一、概念1、建立时间与保持时间2、恢复时间与去除时间3、亚稳态二、产生与消除 阅读全文

摘要：MII（Medium Independent Interface）：MII支持10Mbps和100Mbps的操作，数据位宽为4位，在100Mbps传输速率下，时钟频率为25Mhz。 RMII（Reduced MII）：RMII是MII的简化版，数据位宽为2位，在100Mbps传输速率下，时钟频率为5 阅读全文

摘要：FPGA设计要点之一时钟树 二：FSM 三：latch 四：逻辑仿真 详解FPGA四大设计要点FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成， 阅读全文