2022年2月
MESI随笔
摘要： https://en.wikipedia.org/wiki/MESI_protocol Modified (M)： cache line 唯一且dirty（和memory不同，且有责任更新memory） Eclusive(E): cache line 唯一且 和memory 相同 Share(S): 阅读全文
posted @ 2022-02-17 16:13 liutang2010 阅读(78) 评论(0) 推荐(0)
ACE学习随笔
摘要： snoopy protocol VS directory based protocol ordering VS unordered filter: source side filter, inter-connect filter, destination side filter 阅读全文
posted @ 2022-02-15 20:14 liutang2010 阅读(30) 评论(0) 推荐(0)
AXI 中out of order和interleave的区别
摘要： [ https://bbs.eetop.cn/thread-324124-1-1.html ] 站在master和slave两个角色分别来看。对于AXI master,先看写操作。如果分别发出WCMD1和WCMD2两个写命令给两个不同的slave，假设这两个写命令都是四拍的数据分别记为WDATA1_ 阅读全文
posted @ 2022-02-09 10:13 liutang2010 阅读(675) 评论(0) 推荐(0)
UVM 怎么层次化引用其他component类中的属性
摘要： 在UVM中我们一般是通过uvm_config_db机制来在不同的类间传递数据。但这需要在传出和传入的类中各加一段代码， 并且uvm_config_db机制较为麻烦，传递对象时还需要进行类型转换。那么能不能像SV一样通过类似$root的方式来直接 改变/获得其他类中的属性呢？答案是可以的。 类似于SV 阅读全文
posted @ 2022-02-08 11:24 liutang2010 阅读(859) 评论(0) 推荐(0)
2022年1月
bug1 verilog中task默认是静态的, fork join中调用同一个参数化任务时冲突
摘要： 1 module test; 2 reg clk; 3 4 initial begin 5 clk <=0; 6 forever #10 clk <= ~clk; 7 end 8 9 initial begin 10 11 fork 12 waita(0); 13 waita(1); 14 join 阅读全文
posted @ 2022-01-05 17:43 liutang2010 阅读(175) 评论(0) 推荐(0)
2021年6月
同步信号和clock边沿同时出现的问题
摘要： clock是时钟信号，sig是关于clock的同步信号，波形完全一致。 分如下两种情形，阻塞和非阻塞赋值 always @(clock) sig = ~sig @(clock) sig <= ~sig initial begin @(clock); //line1 $display("1 %0t", 阅读全文
posted @ 2021-06-28 16:22 liutang2010 阅读(132) 评论(0) 推荐(0)
systemverilog中的一个问题
摘要： #0延迟为什么不起作用？ 这与SV中事件调度有关 https://blog.csdn.net/lionsde/article/details/106928252 虽然设计的代码在仿真器中理论上来说是可以并行执行的，但是在实际仿真中，代码都是运行在CPU上的一些程序而已。SV为代码的执行顺序定义了调度 阅读全文
posted @ 2021-06-22 18:18 liutang2010 阅读(460) 评论(0) 推荐(0)
2021年5月
(转)新手学习System Verilog & UVM指南
摘要： 从刚接触System Verilog以及后来的VMM，OVM，UVM已经有很多年了，随着电子工业的逐步发展，国内对验证人才的需求也会急剧增加，这从各大招聘网站贴出的职位上也可以看出来，不少朋友可能想尽快掌握这些知识，自学是一个好办法，我结合自己的亲身经历和大家谈谈初学者如何能尽快入门，继而成为一名合 阅读全文
posted @ 2021-05-20 13:10 liutang2010 阅读(947) 评论(0) 推荐(0)