文章分类 - FPGA
摘要：基于FPGA的以太网开发，在调试过的FPGA玩家开来，其实算不上很难的技术！但是如果只是菜鸟级别的选手，没有调试过的话，就有些头疼了！早在自己在实习的时候，就接触到XAUI（万兆以太网口）接口，但是由于某些原因没能参与调试，成为了自己的遗憾，这次在Altera平台下开发百兆以太网，想通过博文的方式记
阅读全文
摘要：Testbench，就是测试平台的意思，具体概念就多不介绍了，相信略懂FPGA的人都知道，编写Testbench的主要目的是为了对使用硬件描述语言(HDL)设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。初学者往往把写RTL代码当成重点，不愿写Testbench，包括小朱同
阅读全文
摘要：现在就开始一步步入手modelsim，并通过与quartus无缝衔接实现仿真。本文使用了modelsim10.0c + quartusii 10.0，其他版本基本雷同，请自行研究。 看不清图的点开看大图！ 1.设置第三方eda工具 在tools -> options中设置modelsim的安装路径，
阅读全文
摘要：作为仿真利器，是做CPLD和FPGA不可或缺的一款软件。在进行仿真之前，先要说说和谐安装的问题。安装软件可以在www.modelsim.com上下载，官方提供了最新的安装包以及许多历史版本，根据需要选择相应版本后，随便填写一下个人信息（这个表格貌似没有任何验证）。 之后你需要一个和谐工具，这种cra
阅读全文
摘要：一、 Modelsim简介 Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块
阅读全文
摘要：机载视频图形显示系统主要实现2D图形的绘制，构成各种飞行参数画面，同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点，基于 FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。视频处理和图形生成需要存储海量数据，FPGA内部的存储资源无法满足存储需求，因此需要配置外部存
阅读全文
摘要：8. PLD/FPGA IO电平兼容原则 l I/O单元：是芯片与外界电路的接口部分，需要完成不同电气特性下对输入/输出信号的驱动与匹配要求。 l I/O BANK：FPGA的IO被划分为若干个bank，每个BANK都有VCCO和VREF。 l IO标准：根据外部器件需求，选择IO标准。IO标准由V
阅读全文
摘要：CPLD/FPGA基础知识 1. CPLD/FPGA的发展现状和发展趋势 发展方向： l 低电压，大容量，低功耗 l IP核复用，系统集成 l 动态可重构 一定条件下芯片不仅具有系统重新配置电路功能的特性，还具有在系统动态重构电路逻辑的能力。要求重构时间缩短到ns级。 l 与ASIC互容，结合应用需
阅读全文
摘要：7. CPLD/FPGA的加载电路.JTAG/PS/AS及CPU加载电路与时序要求 l 配置管脚 MSEL[1:0] 选择配置模式，JTAG模式下会忽略 AS (20M) 00 EPCS PS 01 EPS或微机 FAS（40M） 10 EPCS JTAG ** 微机 nSTATUS 指示配置开始状
阅读全文
摘要：从FPGA的工艺整理FPGA多种下载方式。 ROM EEPROM和EPROM以及FLASH都是非易失性存储器，可对器件多次编程。 1、 EEPROM与EPROM EEPROM电擦除，可在线编程 EPROM擦除方式复杂，需用紫外线擦除，或者专门的擦除器，只能离线写入程序。 2、 EEPROM 与Fla
阅读全文
摘要：假设rst_async_n撤除时发生在clk上升沿，如果如下电路则可能发生亚稳态事件。如图第一个方框内是异步复位和同步释放电路。有两个D触发器构成。第一级D触发器的输入时VCC，第二级触发器输出是可以异步复位，同步释放后的复位信号。电路目的：方式复位信号撤除时产生亚稳态事件。所谓异步复位和同步释放，...
阅读全文
摘要：其实异步复位的话，优点就是可以直接用触发器异步复位端，相对同步复位来说又简单又省逻辑资源，但其致命缺点就是复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0，造成亚稳态。因此最好全局复位信号送出之前做一个“异步复位，同步释放”的处理。下面是常见一种方式：...
阅读全文
摘要：I2S是数字音频的接口，这里不用多说，请读者自己查阅相关资料。本文中要设计的是FPGA与数字音频芯片的I2S接口时序。简单点说，就是通过FPGA向音频芯片写数据，通过的是I2S总线，因为这个总线比较麻烦，我在这里做成接口模块，其它模块直接拿来用就可以了。提示，I2S总线的接口信号如下：1、LRCLK...
阅读全文
摘要：3.抖动和信号集成( Jitter, SI )抖动是指信号的跳边时刻偏离其理想(ideal)或者预定(expected)时刻的现象。噪声，非理想的信道，非理想的电路都是产生抖动的原因。3.1 时钟的抖动(clock jitter)Figure 3.1Clock Jitter对于时钟信号，根据应用场景...
阅读全文
摘要：2.3接收端均衡器( Rx Equalizer)2.3.1线形均衡器(Linear Equalizer)接收端均衡器的目标和发送均衡器是一致的。对于低速(5Gbps)SerDes，由于信号的抖动(如ISI相关的确定性抖动)可能会超过或接近一个符号间隔(UI, Unit Interval), 单单使用...
阅读全文
摘要：理解SerDesFPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA，从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等，都是在借助SerDes来提高性能。SerDes是非常复...
阅读全文
摘要：刚开始接触到diamond，感觉界面与ISE和Quartus还都差不多吧，记下一些以防不常用而忘记。1.Tools->spread sheet view进行时序约束、物理约束。2.diamond有一个自动生成的时序约束文件，.prf文件，这个是在两个前提下可以自动生成，第一个就是在project->...
阅读全文
摘要：凡是做模拟信号采集的，很少不涉及BT.656标准的，因为常见的模拟视频信号采集芯片都支持输出BT.656的数字信号，那么，BT.656到底是何种格式呢？ 本文将主要介绍标准的 8bit BT656（4:2:2）YCbCr SDTV（标清） 数字视频信号格式，主要针对刚刚入门模拟视频采集的初学者入门之...
阅读全文
摘要：作品摘要本作品为基于ATLYS FPGA开发平台、VmodCAM双目摄像头模块开发设计的双目立体视觉系统。VmodCAM用于采集双路的视觉信息，FPGA开发平台负责完成视觉信息的处理及图像的高速分析。采集到得左右两路图像信息通过分析处理，便可得到二维图像上的深度信息。深度信息的体现本作品中设计了两种...
阅读全文
摘要：1、前言 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环（如Altera的PLL，Xilinx的DLL）来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资...
阅读全文
浙公网安备 33010602011771号