文章分类 -  FPGA

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fpga学习日记12，Verilog基础模块之计数器和分频器
摘要：第一部分计数器以及实现第二部分 分频器以及实现计数器的功能就是对脉冲CP进行计数常用在分频，定时，产生节拍脉冲和脉冲序列，进行数字运算等计数器其实在设计中经常遇到的 计数的场合有很多比如流水线产品数量统计 定时固定长时间比如1s 10ms等计数器一般有三个功能1，计数不断加1 2，清零功能 3，进位... 阅读全文
posted @ 2015-07-31 18:00 苍月代表我 阅读(3234) 评论(0) 推荐(0)
FPGA配置启动详解系列（二）——PS重配置
摘要：FPGA（Field－Programmable Gate Array），即现场可编程门阵列，这是我们在很多地方都看见的解释FPGA的名词，但是到底是现场可编程门阵列呢？何时能用到现场可编程呢？今天我们看看怎么实现FPGA的现场可编程。先假设一种应用场合：在某个场合中FPGA内部硬件电路需要根据外部条... 阅读全文
posted @ 2015-07-31 16:47 苍月代表我 阅读(409) 评论(0) 推荐(0)
FPGA配置启动详解系列（一）——配置文件详解
摘要：FPGA下载文件在实为装载数据到内部配置RAM中，然后初始化FPGA整个电路连线以及设置片内LUT的初始值，一个系统无论大小都会初始化整片FPGA，所以在同一款芯片中无论什么设计，下载文件大小都为固定值如下图所示，和MCU不一样，MCU会随着程序大小不一样产生二进制下载文件大小不一，两种下载含义也不... 阅读全文
posted @ 2015-07-31 16:46 苍月代表我 阅读(1368) 评论(0) 推荐(0)
FPGA中亚稳态——让你无处可逃
摘要：1. 应用背景1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在... 阅读全文
posted @ 2015-07-31 16:43 苍月代表我 阅读(377) 评论(0) 推荐(1)
Good Verilog Coding
摘要：1. 50%占空比的三分频module div3(clk, reset, clk_div3);input clk;input reset;output clk_div3;reg clk1;reg[1:0] state;always@(posedgeclk or negedge reset)begin... 阅读全文
posted @ 2015-07-31 16:21 苍月代表我 阅读(306) 评论(0) 推荐(0)
跨时钟域设计的一点总结
摘要：1. 亚稳态的概念说明是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传... 阅读全文
posted @ 2015-07-31 16:19 苍月代表我 阅读(474) 评论(0) 推荐(0)
跨时钟域处理
摘要：时钟对于FPGA就像我们的心脏，时刻控制着“跳动”的频率以及“血液”的流速；时钟域好比通过心脏的血液血型，不同血型的血液会产生排斥作用。在设计中建议时钟越少越好，好比于人有两个甚至更多的心脏，其内脏工作将会多么混乱。但是某些情况下多时钟又不可避免，比如从FPGA外部输入的数据，其自带有个随路时钟，数... 阅读全文
posted @ 2015-07-31 16:18 苍月代表我 阅读(1813) 评论(0) 推荐(1)
FPGA跨时钟域异步时钟设计的几种同步策略
摘要：1 引言基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几... 阅读全文
posted @ 2015-07-31 16:01 苍月代表我 阅读(3769) 评论(0) 推荐(1)
FPGA静态时序分析模型——寄存器到寄存器
摘要：1. 适用范围 本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。2. 应用背景 静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径... 阅读全文
posted @ 2015-07-31 15:07 苍月代表我 阅读(551) 评论(0) 推荐(0)
FPGA静态时序分析——IO口时序（Input Delay /output Delay）
摘要：1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。1.2 FPGA整体概念 由于IO口时序约束分析是... 阅读全文
posted @ 2015-07-31 14:42 苍月代表我 阅读(565) 评论(0) 推荐(0)
FPGA的“可编程”使你迷惑吗？
摘要：任何一个硬件工程师对FPGA都不会陌生，就好比C语言对于软件工程师来说是必修课程一样，只要是电子相关专业的学生，都要学习可编程逻辑这门课程。FPGA的英文全称是Field Programmable Gate Array，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展... 阅读全文
posted @ 2015-07-30 21:18 苍月代表我 阅读(733) 评论(0) 推荐(0)
常见数字IC设计、FPGA工程师面试题
摘要：1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，... 阅读全文
posted @ 2015-07-30 20:55 苍月代表我 阅读(823) 评论(0) 推荐(1)
时序分析/约束（三）——Xilinx时钟资源 & ISE时序分析器
摘要：1. Xilinx 时钟资源xilinx 时钟资源分为两种：全局时钟和第二全局时钟。1. 全局时钟资源Xilinx 全局时钟采用全铜工艺实现，并设计了专用时钟缓冲与驱动结构，可以到达芯片内部任何一个逻辑单元，包括CLB、I/O引脚、内嵌RAM、硬核乘法器等，而且时延和抖动都很小。对FPGA设计而言，... 阅读全文
posted @ 2015-07-30 16:33 苍月代表我 阅读(5343) 评论(0) 推荐(0)
硬件工程师经典笔试题
摘要：模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）基尔霍夫定理包括电流定律和电压定律。电流定律（KCL）：在集总电路中，任何时刻，对任一结点，所有流出结点的支路电流的代数和恒等于零。电压定律（KVL）：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。2、平板电容公式(C=εS/4... 阅读全文
posted @ 2015-07-30 11:41 苍月代表我 阅读(1477) 评论(0) 推荐(0)
FPGA时序约束、时序分析（一）
摘要：很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？为了解... 阅读全文
posted @ 2015-07-30 07:46 苍月代表我 阅读(1226) 评论(0) 推荐(0)
如何在FPGA设计环境中加时序约束
摘要：在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。通常，在FPGA设计工具中都FPGA中包含有4种路径：从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。通常，需要对这几种路径分别进行约束，以便使设计工具能够得到最优化的结果。下面对这几种路径分别进行讨论。... 阅读全文
posted @ 2015-07-30 07:43 苍月代表我 阅读(517) 评论(0) 推荐(0)
FPGA时序约束的几种方法
摘要：对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。riple0. 核心频率约束 这是最基本的，所以标号为0。riple1. 核心频率约束+时序例外约... 阅读全文
posted @ 2015-07-30 07:42 苍月代表我 阅读(1021) 评论(0) 推荐(0)
FPGA时序分析，时序约束知识
摘要：时序约束目的：一、 提高设计的工作频率二、获得正确的时序分析报告（STA：静态时序分析）常用的时序概念：周期，最大时钟频率、时钟建立时间、时钟保持时间、时钟到输出延时、管脚到管脚延时、Slack和时钟偏斜（Skew).周期：如图1是周期示意图，当计算出Tperiod，那么当然fmax=1/Tperi... 阅读全文
posted @ 2015-07-30 07:41 苍月代表我 阅读(636) 评论(0) 推荐(0)
深入浅出FPGA-13-IMPACT软件使用
摘要：IMPACT软件使用一般情况下，我是反感写这些内容的，找个UG看一下，然后练习一下，就会了，参考价值不大，这次破例，纯属冲动。5.4.1 iMPACT综述与基本操作1. iMPACT简介iMPACT支持4种下载模式：边界扫描，从串模式、SelectMap模式以及Desktop配置模式。从串模式是一种... 阅读全文
posted @ 2015-07-28 13:53 苍月代表我 阅读(1984) 评论(0) 推荐(0)
深入浅出FPGA-14-ChipScope软件使用
摘要：引言索性再破例一下，成个系列也行。内容组织1.建立工程2.插入及配置核2.1运行Synthesize2.2新建cdc文件2.3 ILA核的配置3. Implement and generate programming file4.利用Analyzer观察信号波形4.1连接器件4.2下载配置fpga4... 阅读全文
posted @ 2015-07-28 13:51 苍月代表我 阅读(532) 评论(0) 推荐(0)

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