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2019年7月17日
使用CORDIC算法求解角度正余弦及Verilog实现
摘要: 本文是用于记录在了解和学习CORDIC算法期间的收获,以供日后自己及他人参考;并且附上了使用Verilog实现CORDIC算法求解角度的正弦和余弦的代码、简单的testbench测试代码、以及在Modelsim下的仿真结果。 本文主要参考了: 【1】https://www.cnblogs.com/a
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posted @ 2019-07-17 15:43 比较懒
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2019年6月25日
Xilinx FPGA的专用时钟引脚及时钟资源相关
摘要: 主要参考了https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.html 、Xilinx UG471、UG472以及Xilinx Forum上的一些问答,在此一并表示感谢。 本文主要用来随意记录一下最近在为手头的FPGA项目做约束文件时候遇
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posted @ 2019-06-25 15:09 比较懒
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2019年3月29日
【转】上拉下拉电阻、I/O输出(开漏、推挽等)
摘要: 作者:BakerZhang 链接:https://www.jianshu.com/p/3ac3a29b0f58来源:简书 感谢! —————————————————————————————————————————————— 第一部分:上拉电阻&下拉电阻 文章摘自:http://www.360doc.
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posted @ 2019-03-29 10:57 比较懒
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2019年3月26日
Testbench文件编写纪要(Verilog)
摘要: 之前在使用Verilog做FPGA项目中、以及其他一些不同的场合下,零散的写过一些练手性质的testbench文件,开始几次写的时候,每次都会因为一些基本的东西没记住、写的很不熟练,后面写的时候稍微熟练了一点、但是整体编写下来比较零碎不成体系,所以在这里简要记录一下一般情况下、针对小型的verilo
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posted @ 2019-03-26 11:32 比较懒
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2019年3月13日
Windows上使用iverilog+gtkwave仿真
摘要: 主要参考了: https://www.cnblogs.com/lsgxeva/p/8280662.html 谢谢! 使用Verilog编写好了功能模块以及对应的testbench之后,一般需要对其功能进行仿真测试。由于工作场合、必须使用正版软件,然而ModelSim的license又非常有限、经常出
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posted @ 2019-03-13 15:55 比较懒
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2019年2月28日
Xilinx 7系列FPGA部分重配置【2】
摘要: 在之前的“Xilinx 7系列FPGA部分重配置【1】”中已经较为详细地记录了分别在工程模式(Project Mode)和非工程模式(Non-Project Mode)下、使用7系列的Xilinx FPGA芯片创建部分重配置(Partial Reconfiguration,PR)项目、并生成相应的b
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posted @ 2019-02-28 16:01 比较懒
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2019年1月8日
Xilinx 7系列FPGA部分重配置【1】
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posted @ 2019-01-08 13:19 比较懒
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2018年12月28日
【转】关于Verilog中generate用法的总结
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posted @ 2018-12-28 13:43 比较懒
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