2019年3月26日
Testbench文件编写纪要（Verilog）
摘要： 之前在使用Verilog做FPGA项目中、以及其他一些不同的场合下，零散的写过一些练手性质的testbench文件，开始几次写的时候，每次都会因为一些基本的东西没记住、写的很不熟练，后面写的时候稍微熟练了一点、但是整体编写下来比较零碎不成体系，所以在这里简要记录一下一般情况下、针对小型的verilo 阅读全文
posted @ 2019-03-26 11:32 比较懒 阅读(11864) 评论(0) 推荐(1)