随笔分类 -  数字设计

verilog文件操作
摘要：fwrite integer file1; initial file1 = $fopen("/project/Z2/CFA/GwinD_new.dat"); always@(posedge clk ) if(winvalid & winready) $fwrite(file1,"%h\n",wind 阅读全文
posted @ 2024-06-26 15:52 luckylan 阅读(46) 评论(0) 推荐(1)
verilog数的舍入溢出和截位
摘要：四舍五入（round） 前面讲的都是对数据进行扩位，这一节说的是对数据截位时如何进行四舍五入以提高截位后数据的精度。 假设一个9Q6格式的数据为：9’b011.101101，现在只想保留3位小数位，显然必须把最后三位小数位截掉，但是不能直接把数据截成6’b011.101，这样是不精确的，工程上一般也 阅读全文
posted @ 2023-10-17 11:59 luckylan 阅读(1037) 评论(0) 推荐(0)
verilog浮点表示和定点化
摘要：1.verilog浮点表示 定点运算有两个缺点:①可处理动态范围小;②由截尾舍入产生的百分比误差随着数的绝对值的减小而增加，这个问题可利用浮点数来解决。根据IEE754-1985标准，非负数n可以用两个参数表示，即尾数M和指数E，其表示形式为：$\eta =M×2^{E}$ sign exponen 阅读全文
posted @ 2023-10-17 09:23 luckylan 阅读(1787) 评论(0) 推荐(0)
Verilog阻塞和非阻塞赋值引申出的原则分析
摘要：原则1：时序电路建模时，用非阻塞赋值。 原则2：锁存器电路建模时，用非阻塞赋值。 原则3：用always块写组合逻辑时，采用阻塞赋值。 原则4：在同一个always块中同时建立时序和组合逻辑电路时，用非阻塞赋值。 原则5：在同一个always块中不要同时使用非阻塞赋值和阻塞赋值。 原则6：不要在多个 阅读全文
posted @ 2023-09-12 17:09 luckylan 阅读(656) 评论(0) 推荐(0)
verilog时序单元分频器
摘要：分频电路 2.2.1 简单的计数器 计数器实质是对输入的驱动时钟进行计数，所以计数器在某种意义上讲，等同于对时钟进行分频。例如一个最大计数长度为N=2^M(从0计数到N-1)的计数器，也就是寄存器位数为M,那么寄存器最高位的输出为N=2^M分频，次高位为N/2分频...例如下面的代码： module 阅读全文
posted @ 2023-07-22 10:11 luckylan 阅读(264) 评论(0) 推荐(0)
verilog时序单元计数器
摘要：计数器 ①时序电路的行为决定了其只能通过always 块语句实现，通过关键词“posedge”和“negedge”来捕获时钟信号的上升沿和下降沿。在always 语句块中可以使用任何可综合的标志符。 ②在描述时序电路的always 块中的reg 型信号都会被综合成寄存器，这是和组合逻辑电路所不同的。 阅读全文
posted @ 2023-07-22 10:07 luckylan 阅读(626) 评论(0) 推荐(0)
verilog数的表示和运算
摘要：1.数的表示 1.1 数制转换 十进制整数转换成其他进制数：“除基取余”：十进制整数不断除以转换进制基数，直至商为0。每除一次取一个余数，从低位排向高位。 十进制小数转换成其他进制数：乘基取整，直至ε，高位到低位；“乘基取整”：用转换进制的基数乘以小数部分，直至小数为0或达到转换精度要求的位数。每乘 阅读全文
posted @ 2023-07-15 11:36 luckylan 阅读(1688) 评论(0) 推荐(0)
verilog task/function 语句
摘要：task模块 任务task在模块中任意位置定义，并在模块内任意位置引用，作用范围也局限于此模块。 模块内子程序出现下面任意一个条件时，则必须使用任务而不能使用函数。 1）子程序中包含时序控制逻辑，例如延迟，事件控制等 2）没有输入变量 3）没有输出或输出端的数量大于 1 //任务task定义：如下代 阅读全文
posted @ 2023-07-14 15:32 luckylan 阅读(1680) 评论(0) 推荐(0)
verilog组合逻辑电路之编码器/译码器
摘要：1. 组合逻辑电路 1.1 组合逻辑划分 组合逻辑可以分为：always 模块的电平敏感信号触发； assign 关键字描述的数据流赋值语句。 ②电平敏感信号的always 模块几乎可以完成对所有组合逻辑电路的建模。敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性（注意通配符*的使 阅读全文
posted @ 2023-01-20 12:30 luckylan 阅读(1018) 评论(0) 推荐(0)
eFuse技术
摘要：1. 基本概况及介绍 不同于大多数FPGA使用的SRAM阵列，eFuse一次只有一根熔丝能够被编程，这是该方法的配置能力存在限制范围的原因。但当与日益成熟的内置自测试(BIST)引擎组合使用时，这些熔丝就变成了强大的工具，能减少测试和自修复的成本，而这正是复杂芯片设计所面临的重大挑战。 eFuse就 阅读全文
posted @ 2023-01-14 14:02 luckylan 阅读(5523) 评论(0) 推荐(0)
verilog 和system verilog 文件操作
摘要：1. 文件操作 Verilog具有系统任务和功能，可以打开文件、将值输出到文件、从文件中读取值并加 载到其他变量和关闭文件。 1.1 Verilog文件操作 1.1.1 打开和关闭文件 module tb; // 声明一个变量存储 file handler integer fd; initial b 阅读全文
posted @ 2023-01-13 15:33 luckylan 阅读(5138) 评论(0) 推荐(0)
verilog带符号除法器
摘要：matlab代码 %divide clear; close all; clc; WIDTH=16; div_A=[20855,21855,15,1166,11665,1115,1180,32777];%WIDTH=16 div_B=[2,2,5,15,123,112,134,129]; for i= 阅读全文
posted @ 2021-07-08 14:42 luckylan 阅读(282) 评论(0) 推荐(0)
verilog顺序乘法器
摘要：顺序乘法器，含verilog代码 我们需要明确的是两个D_WIDTH位宽的数相乘，结果位宽为2D_WIDTH, 对于负数乘法，可以利用乘数和被乘数的符号位进行异或得到积的符号位，通过判断符号位得到乘数和被乘数的绝对值，将负数乘法转为无符号数乘法进行运算，首先初始化乘数寄存器和被乘数寄存器Multip 阅读全文
posted @ 2021-06-24 19:45 luckylan 阅读(140) 评论(0) 推荐(0)
verilog booth编码乘法器
摘要：Booth编码 首先介绍一下波斯编码，可以通过理解下面的等式： 可以证明的是，这三个公式是相等的，一个有符号的二进制数的补码用公式1来表示，可以等价地写成公式2和公式3。公式2其实就对应的2位一组的booth编码，公式3对应的3位一组的booth编码 这个过程就是对Y进行编码的过程。编码之后，乘数Y 阅读全文
posted @ 2021-06-24 19:35 luckylan 阅读(593) 评论(0) 推荐(0)