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2017年9月4日
解决Altera家的ROM仿真数据一直为0
摘要： BUG现象 各种配置都正确，但ROM就是不出数据，输出一直为零。 解决方式 对于rom的仿真，要更改生成的rom文件的一个地方，主要是由于相对路径与绝对路径的问题。 所以最简单的解决方法是把mif文件在仿真工程目录下。 对romip的verilog文件有一个地方需要更改。 当然改完后quartus可 阅读全文
posted @ 2017-09-04 20:02 小翁同学 阅读(882) 评论(0) 推荐(1)
解决sublime text3 中文字符乱码
摘要： 前言 由于系统编码问题导致的中文乱码解决，linux和windows解决方式都一样。 流程 linux下两步都需要，windows下只需要第二步。 1.在package install中搜索安装：codecs33 2.在package install中搜索安装安装 ：ConvertToUTF8 以上 阅读全文
posted @ 2017-09-04 19:54 小翁同学 阅读(714) 评论(0) 推荐(0)
sublime3添加verilog自动补全代码段
摘要： 前言 sublime默认的verilog自动补全十分垃圾，不过提供了代码段这个功能，你可以自己写个重用率高的代码段减轻工作量。写个模板当tb也很爽啦。 流程 1.打开user文件夹，创建verilog文件夹，创建的代码段放置在此文件夹中： 2.在sublime中选择添加新的snippet： 3.举个 阅读全文
posted @ 2017-09-04 19:47 小翁同学 阅读(1318) 评论(0) 推荐(0)
2017年8月31日
慢腾腾的Quartus prime16.0加快编译速度
摘要： 前言 当一个工程反复修改的时候，可能有时候源代码没有更改，为了加快编译速度可以配置quartus一些选项。当然，初次编译的速度是否会提升，未验证。更高级的设计分区以及逻辑锁区提升速度，以后阐述。 流程： 1.打开setting选项： 2.选择编译流程设置： 选择第二项使用全部可用处理器的核，打勾智能 阅读全文
posted @ 2017-08-31 16:20 小翁同学 阅读(2778) 评论(2) 推荐(0)
Quartus prime16.0 与modelsim ae 联调
摘要： 前言 quartus和modelsim联调对仿真还是很方便的，当然最好是quartus干综合到烧录的活，modelsim单独仿真。而且ae版的性能比se版差。 流程： 1.配置modelsim ae路径： 我这里是这个路径，根据你自己安装的地方配置路径。 2.打开一个工程并编译通过，写好tb文件。配 阅读全文
posted @ 2017-08-31 16:10 小翁同学 阅读(492) 评论(0) 推荐(0)
2017年8月30日
JTAG基础知识
摘要： 前言 本知识翻译收集来自http://www.fpga4fun.com，版权归原网站所有。 1.什么是JTAG：Joint Test Action Group；联合测试工作组 JTAG是一种IEEE标准用来解决板级问题，开发于上个世纪80年代。今天JTAG被用来烧录、debug、探查端口。当然，最原 阅读全文
posted @ 2017-08-30 18:55 小翁同学 阅读(26191) 评论(0) 推荐(3)
2017年8月29日
Quartus prime 16.0 中通过JTAG固化程序
摘要： 前言 下载项目sof文件到开发板中，掉电后会消失；由于开发板有JTAG口，则可以用JTAG固化jic文件到EPCS16芯片中。 流程 1.打开quartus软件并打开convert programming files： 如图示： 2.首先更改文件类型，这里选择jic文件类型，配置器件选择EPCS16 阅读全文
posted @ 2017-08-29 20:49 小翁同学 阅读(1503) 评论(0) 推荐(0)
2017年8月14日
FPGA功能仿真，门级仿真，后仿真的区别
摘要： 前言 分清楚各种仿真间的关系，工具采用quartus prime16.0，仿真工具采用modelsim10 ae版；项目：led_display; 流程 1.RTL行为级仿真：也叫功能仿真，这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的正确性，其中不包括延时信息。如果没有实例化一些与器件相 阅读全文
posted @ 2017-08-14 23:32 小翁同学 阅读(5385) 评论(0) 推荐(0)
testbench中$display查看例化model里面信号方法以及$realtime用法
摘要： 前言 此为测试语法，不可综合； $display用于信息的显示与输出；$realtime以实数显示time，不会出现一大段的空格，因为$time宽度定义是64位。 display中显示时间数据格式要表示为%t （如下图示）。 流程： 1.在tb中可以这么写，检测clk_t_en的高电平，输出仿真时间 阅读全文
posted @ 2017-08-14 17:49 小翁同学 阅读(1553) 评论(0) 推荐(0)
2017年8月12日
Modelsimse10.4如何编译altera库文件以支持IP仿真
摘要： 前言 se版本默认没有ip之类的库支持，如果你用到了pll之类的ip，仿真前就得把库编译好。 版本：Modelsim10.4se 流程 readme：实现有版本两个，任选。理论都是一样的，把v文件编译到Modelsim库中。第一个版本采用多个文件夹（库）的方式，第二个版本采用单个文件夹（把所有你需要 阅读全文
posted @ 2017-08-12 16:50 小翁同学 阅读(1825) 评论(0) 推荐(0)
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