凯茜娅的学习笔记

摘要： 使用SignalTap II Logic Analyzer观察信号，有时要观察的信号会被Quartus优化掉，这种情况下可以给信号指定属性。以下例子均使用Verilog。 1. 如果是组合逻辑信号，可以使用keep属性： 2. 如果是寄存器，并且不是零扇出，可以使用preserve属性： 使用pre 阅读全文

摘要： 前一篇介绍了使用Verdi的后处理模式查看仿真波形进行调试，此外Verdi还支持交互模式，可以调用外部仿真器，下面介绍Verdi调用VCS进行交互模式仿真的方法。注意，这里介绍的方法需要2016版的VCS和Verdi，旧版本不支持。 第一步，调用VCS生成simv。 这里使用了-sverilog选项 阅读全文

摘要： 在Design Compiler中，Verilog文件可以用read_verilog命令读入，用link命令连接。以下是连接两个文件RegisterFile.v和Test.v的脚本： 其中define_design_lib指定中间文件存放到work目录，否则默认会存放到当前目录，文件多了看起来比较混 阅读全文

摘要： FSDB（Fast Signal Database）是Verdi支持的文件格式，用于保存仿真产生的信号波形。据Verdi文档说明，FSDB比标准的VCD格式节省磁盘空间，处理速度更快。要用VCS仿真器生成FSDB文件，就要调用Verdi提供的FSDB dumping命令，较常用的方法是在Testbench中调用。 阅读全文