摘要：
在Design Compiler中，Verilog文件可以用read_verilog命令读入，用link命令连接。以下是连接两个文件RegisterFile.v和Test.v的脚本： 其中define_design_lib指定中间文件存放到work目录，否则默认会存放到当前目录，文件多了看起来比较混 阅读全文
posted @ 2018-03-12 17:53
Kathyra
阅读(4223)
评论(0)
推荐(1)
浙公网安备 33010602011771号