随笔分类 -  verilog

摘要：仿真后调试流程 要自动加载Unified Compile编译的KDB，请使用以下命令 Verdi命令行选项： -simflow 使Verdi及其实用程序能够使用来自synopsys_sim.setup的库映射并从KDB库路径导入设计。 -simBin 指定simv可执行文件的路径。 这确保了VCS和 阅读全文

摘要：For PAG debug, the following steps may be useful. 1. Get correct netlists from PD which contain power pins. 2. Fix ale file (src/meta/assembly/usb_t.a 阅读全文

摘要：Hardware emulation, the use of special purpose hardware to emulate the behavior of a yet-to-be-built system, with greater speed than pure software emu 阅读全文

摘要：转载自http://blog.csdn.net/huangkangying/article/details/11178425 目录(?)[-] MSI VS INTxPin-based interrupt 对MSI的误解 MSI Capability结构 相对于PIN-basedout-ofband 阅读全文

摘要：A disable named block statement stops the execution of all blocks with that same name in all threads, which probably causes unexpected behavior. Speci 阅读全文

摘要：In the Cadence Simvision waveform viewer, I can see every assertions listed as a hierarchical signal, and also can browse assertions and view their co 阅读全文

摘要：FIFO设计中的深度计算： 写时钟频率 w_clk, 读时钟频率 r_clk, 写时钟周期里，每B个时钟周期会有A个数据写入FIFO； 读时钟周期里，每Y个时钟周期会有X个数据读出FIFO； 则，FIFO的最小深度是？ 计算公式如下： fifo_depth = burst_length - burs 阅读全文

摘要：大家进行芯片验证时，一般都会遇到仿真速度很慢、效率不高的问题。目前发现了一个方法可以debug上述问题。即，利用NC的profiler工具。关于profiler工具，我把文档《Cadence® NC-Verilog® Simulator Help》中的原文贴出来：The profiler is a t... 阅读全文

只有注册用户登录后才能阅读该文。

摘要：原文地址：http://bbs.eetop.cn/thread-442797-1-8.html写这个文档的目的是让大家对搭建SoC项目的Testbench有一个比较清晰的认识，可以根据这个文档来一步一步的搭建起一个SoC项目的基本的testbench。本文档重点是指导大家搭建基本环境，以及能解决搭建... 阅读全文

摘要：原文地址：http://bbs.eetop.cn/viewthread.php?tid=452518&extra=&authorid=828160&page=1在新的项目中再次用到了UVM，距离上次项目自己写UVM代码已经快一年，所以很多UVM的细节东西自己也记不太清楚了，只能记得UVM各个点的主线... 阅读全文

摘要：原文地址：http://bbs.eetop.cn/viewthread.php?tid=383872&extra=&authorid=828160&page=1 我相信很多朋友都在坛子里下载过一份《UVM1.1应用指南和源代码分析》的资料，我很佩服这位前辈，我也从中收益匪浅，但是可惜在讲... 阅读全文

摘要：1.需要设置CPU最大运行周期数max_cycle，以防止case死掉1 always@(posedge clkcpu) begin2 cycle_count=cycle_count+1;3 if(cycle_count>test.max_cycle) fail_finish;4 end2.需要... 阅读全文

摘要：本文是记录项目过程中遇到的奇巧淫技，如有遗漏或者不足，请大家改正和补充，谢谢。随着深亚微米技术的普及与发展，leakage功耗在整个功耗中的比重越来越大，比如45nm下，已经占到了60%以上，所以低功耗解决方案应运而生。目前已经有一套标准的低功耗设计流程，流程有CPF（cadence主导）和UPF（... 阅读全文

摘要：做ASIC验证的童鞋们可以学学SystemVerilog DPI，它允许Verilog代码直接调用C或者C++子程序，且比Verilog PLI简单。与PLI的比较可参考如下文章：中文：http://www.moditek.com/expofile/stuart-pli-dpi.pdf英文：http://www.sutherland-hdl.com/papers/2004-SNUG-paper_Verilog_PLI_versus_SystemVerilog_DPI.pdf最近使用DPI搭了个基于NIST标准的RM以验证硬件实现后的加密模块blockcipher，import到testbenc 阅读全文

摘要：原文地址：http://bbs.eetop.cn/thread-318775-1-4.htmlQ：验证的目的？A：发现Bug，发现所有的Bug，或者证明没有Bug（转自夏晶的帖子）Q：对验证工程师的要求？A：Hacker mentality，Organized testing，Tool automation。 也就是，如何做更多的testcase、如何覆盖更多的测试点、如何充分的利用服务器、如何尽可能最大化的自动比对。 强调一下：“注重细节”是验证工程师一个非常非常好的工作习惯。Q：语言、方法学有多重要？A：我的观点是：这两个都不重要。做事情的是验证工程师，来源是Spec，所以Testpl.. 阅读全文

摘要：VCS对verilog模型进行仿真包括两个步骤： 1. 编译verilog文件成为一个可执行的二进制文件命令为：vcs source_files 2. 运行该可执行文件：./simv 类似于NC, 也有单命令行的方式：vcs source_files -R -R 命令表示, 编译后立即执行。vcs常用的命令选项如下： -cm line|cond|fsm|tgl|obc|path 设定coverage的方式 +define+macro=value+ 预编译宏定义 -f filename RTL文件列表 +incdir+directory+ ... 阅读全文

摘要：可以产生受约束的随机激励是sv验证语言中最主要的feature，这里有一个常常会被验证工程师忽视的问题，就是随机化种子（seed）。我们知道，用verilog里面的$random或者sv里面的$urandom产生的都只是伪随机数，也就是说，如果不改变seed，每次仿真产生的随机数都一样。sv的受约束的随机化方法与上述情况其实也有点相同。sv中，每个对象维持自身的内部RNG，排他地用于randomize()方法，这使得对象的随机化保持各自独立。当生成对象时，创建它的线程的RNG的下一个值被用于设置成它的RNG的随机化种子。此时对象的new函数()默认的seed为1，如果不改变seed的值，则每次 阅读全文

摘要：本文先简单介绍一下I2C总线协议，然后给出一个可以用于Verification的verilog model。1.I2C协议2条双向串行线，一条数据线SDA，一条时钟线SCL。 SDA传输数据是大端传输，每次传输8bit，即一字节。 支持多主控(multimastering)，任何时间点只能有一个主控。 总线上每个设备都有自己的一个addr，共7个bit，广播地址全0。 系统中可能有多个同种芯片，为此addr分为固定部分和可编程部份，细节视芯片而定，看datasheet。1.1 I2C位传输 数据传输：SCL为高电平时，SDA线若保持稳定，那么SDA上是在传输数据bit。若SDA发生跳变，则用来 阅读全文

摘要：rt，什么是向量部分选择呢？verilog-2001 LRM中有这么一句话：对于a[8*i+:8]，this is the so-called "Indexed vector part selects" 。在Verilog-1995中，可以选择向量的任一位输出，也可以选择向量的连续几位输出，不过此时连续几位的始末数值的index需要是常量。vect[msb_expr : lsb_expr]; //其中msb_expr和lsb_expr必须是常量表达式。而在Verilog-2001中，可以用变量作为index，进行part select。[base_expr +: width 阅读全文