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# APB TIMER 源码分析 ```verilog // Programmer's model // 0x00 RW CTRL[3:0] // [3] Timer Interrupt Enable // [2] Select External input as Clock // [1] Sele 阅读全文
posted @ 2023-08-21 19:41
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# APB TIMER功能介绍  APB TIMER是一个32位的递减计数器，有以下特点： - 当计数器到达0时， 阅读全文
posted @ 2023-08-20 21:41
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# AHB VIP及TB的框架构建 本次要验证的BRAM是一个符合AHB协议的RAM，它是一个slave。那么要验证此ram，我们就要模拟一个ahb_master_agent来对其进行验证。 ## ahb_agent框架搭建 ### 1.在ahb_pkg中导入vip文件： ```verilog `i 阅读全文
posted @ 2023-08-06 21:57
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# UVM结构回顾 ## UVM结构  ### UVM_TOP UVM中真正的树根是uvm_top。uvm_top是一个全局变量，是uvm_root的唯一一个实例(设计模式中的singleton，单态模式)，uvm_root派生于uvm_component 阅读全文
posted @ 2023-07-15 21:42
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# UVM组件 UVM组件家族是从uvm_component类继承的来的类 ##UVM_DRIVER 1.uvm_driver类会从uvm_sequencer中获取事务，经过转化然后再接口中对DUT进行时序激励 2.uvm_driver类是参数化类，在定义时需要声明参数的类型 `class uvm_ 阅读全文
posted @ 2023-07-15 21:34
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# UVM入门和进阶2 ## 核心基类（uvm_object） 在UVM世界的类库地图中除过事务接口类继承于uvm_port_base，其他所有的类都是从uvm_object类一步步继承来的 域的自动化：UVM通过域的自动化，使得用户在注册UVM类的同时也可以声明今后会参与到对象复制、克隆、打印等操 阅读全文
posted @ 2023-07-15 21:33
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#UVM入门进阶1 ##创建对象的四种方法 ``` verilog class trans extends uvm_object ... endclass class top extends uvm_test//uvm_test继承于uvm_component ... endclass class 阅读全文
posted @ 2023-07-15 15:14
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