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winCVS 使用的一个小要点

摘要：对于版本管理软件CVS，可以在Linux中使用命令来管理。但是在windows 界面下，也可以使用 winCVS 工具来管理。现在讲一下如何在 winCVS 登陆 CVS 帐号和密码：打开 winCVS ，然后在 Admin 菜单下选择 Login ，出现如下图的界面。在红阅读全文

posted @ 2018-05-01 21:07 hxing 阅读(313) 评论(0) 推荐(0)

Spyglass CDC工具使用（一）

摘要：最近一直在搞CDC (clock domain crossing) 方面的事情，现在就CDC的一些知识点进行总结。做CDC检查使用的是Spyglass工具。以下内容转载自：Spyglass检查之CDC（1） | 码农家园 (codenong.com) 文章目录读入设计约束文件 CDC流程本文阅读全文

posted @ 2018-05-01 20:30 hxing 阅读(2542) 评论(0) 推荐(0)

FPGA editor 的使用之一 ------ Probe探针

摘要：做FPGA设计经常会用到FPGA editor工具，今天开始总结下使用FPGA editor工具的经验。 1、添加probes 在debug时，经常要分析设计中的某一个信号的状态变化，需要观测这个信号，重新做FPGA版本又耗时太长。这时FPGA editor能够很方便的实现这一需求。运用探针Pro 阅读全文

posted @ 2018-04-15 17:18 hxing 阅读(1014) 评论(0) 推荐(0)

vi 常用文本编辑技巧

摘要：归纳常用的Vi/Vim 文本编辑技巧，便于以后查阅。一、把空格替换为换行 :% s/ /\r/g 二、把空行删除 :g/^$/d 三、vim以16进制打开和编辑文件先用vim以二进制格式打开需要编辑或查看的文件，不采用-b参数有时会导致转换错误。 vim -b file-to-open.dat 阅读全文

posted @ 2018-02-28 11:35 hxing 阅读(1175) 评论(0) 推荐(0)

后仿 ---- 转载

摘要：转载自： http://www.chipsbank.com/news_detail/newsId=121.html 1.后仿是否必要随着芯片规模的增大，关于IC设计流程中的后仿是否必要，有多种声音。认为不必要的理由是：布局布线后的网表，已经可以通过STA保证时序，后仿只不过是确认一遍电路的时序。而阅读全文

posted @ 2017-04-16 23:43 hxing 阅读(2500) 评论(0) 推荐(0)

门控时钟-概述 ----- 转载

摘要：转载自：http://www.chipsbank.com/news_detail/newsId=122.html 1. 时钟信号的功耗占系统功耗的很大一部分（40%左右）占动态功耗的50%以上 1. DC门控时钟命令：intert_clock_gatingset_clock_gating_style 阅读全文

posted @ 2017-04-16 23:40 hxing 阅读(4746) 评论(0) 推荐(0)

门控时钟-实际研究 ---- 转载

摘要：转载自： http://www.chipsbank.com/news_detail/newsId=124.html 4bit带使能计数器，包括正沿触发与负沿触发； 1.功能仿真： 1.电路结构与仿真波形： 2. 插入带latch的ICG（集成门控）： 1.综合脚本： 2. 门控综合结果： 3.仿真波阅读全文

posted @ 2017-04-16 23:37 hxing 阅读(2162) 评论(0) 推荐(0)

门控时钟-理论分析 ---- 转载

摘要：转载自：http://www.chipsbank.com/news_detail/newsId=123.html 门控的基本要求： 1. 所需要的沿（对于正沿触发的寄存器是正沿，对于负沿触发的寄存器是负沿）不增加，不减少； 1. 不会产生毛刺； 1. 使用后功耗要能够降低； 1. 最好面积还会减小。阅读全文

posted @ 2017-04-16 23:27 hxing 阅读(3073) 评论(0) 推荐(0)

各种波形文件VCD,VPD,SHM,FSDB生成的方法

摘要：转载 http://www.cnblogs.com/zeushuang/archive/2012/11/14/2769640.html 仿真是IC设计不可或缺的重要步骤，仿真后一般需要记录下波形文件，用于做详细分析和研究。说一下几种波形文件WLF(Wave Log File)、VCD(Value C 阅读全文

posted @ 2017-02-11 12:44 hxing 阅读(7115) 评论(0) 推荐(0)

verilog断言（SVA：systemverlog assertion）语法 ---- 转载

摘要：转载自：http://blog.sina.com.cn/s/blog_4c270c730101f6mw.html 作者：白栎旸断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。阅读全文

posted @ 2016-11-23 22:48 hxing 阅读(13621) 评论(0) 推荐(0)

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