2021年12月25日
24行Verilog写了个电脑:-)
摘要： 1 module cpu(input reset, clk, input[0:55] rom); 2 reg[7:0] i; // instruction 3 reg[4:0] rf[2], pc; // register file and program counter 4 always @(re 阅读全文
posted @ 2021-12-25 00:59 华容道专家 阅读(84) 评论(0) 推荐(1)