2021年12月25日
用错assign的一个例子
摘要： 试用Verilog中的=, <=和assign - 博客园 Synchronous sequential circuits do not process their Verilog statements in sequence within the always block. 我理解这句话的前提是用 阅读全文
posted @ 2021-12-25 10:40 华容道专家 阅读(80) 评论(0) 推荐(0)