随笔分类 -  Verilog初学

摘要：恢复内容开始 对于电路模块而言：如果只从行为和功能的角度来描述某一个电路模块，则称为行为模块；如果从电路结构的角度来描述该模块，就称为结构模块。 对数字电路系统的5种不同的描述方法: 系统级(system) 算法级(algorithmic) RTL级(Register-Transfer-Level) 阅读全文

摘要：1.基本RS触发器 由两个与非门交叉连接： 2.同步RS触发器 3.同步D触发器 为了解决RS之间的约束问题 在时钟为0时，情况和同步RS的时钟为0时一样。输出保持不变。在时钟为1时，G4输出一定与G3输出反相。 4.边沿D触发器 CP=0时，主触发器输出不变，为“保持”状态。从触发器最终输出（Q） 阅读全文

摘要：$monitor 任务$monitor提供了监控和输出参数列表中的表达式或变量值的功能。 格式： $monitor(p1,p2,...,pn); $monitor; $monitoron; $monitoroff; 当monitor的参数列表(monitor后面接的括号里面的参数)中的参数或表达式的 阅读全文

摘要：$display、$write;$fopen、$fdisplay、$fclose;$strobe $display和$write任务 格式： $display(p1,p2,...pn); $write(p1,p2,...pn); p1通常称为"格式控制”;p2~pn称为“输出列表”； 这两个任务的作 阅读全文

摘要：恢复内容开始 initial 与 always 一个程序模块可以有多个initial和always；每个initial和always说明语句在仿真的一开始同时立即开始执行。其中，initial语句只执行一次，而always语句则是不断的重复活动，直到仿真过程结束。 一个模块中的多个initial块是 阅读全文

摘要：对5.8及5章题目的仿真 1.四选一多路选择器 四选一多路选择器的执行模块： 四选一多路选择器的测试单元模块： 注意：1）在初始化的时候，不能写成 ts0=1'b0;只能写成ts0=0;(?) 2）不能写成ts0=ts1=ti0=0;只能写成ts0=0;ts1=0;ti0=0; 仿真结果： 不过但我 阅读全文

摘要：内容为书中第5章 条件语句 条件语句必须在过程块语句中使用。所谓过程块语句是指由 initial 和 always 语句引导的执行语句集合。除这两种块语句引导的begin_end块中可以编写条件语句外，模块中的其他地方都不能编写。 if 后面的表达式的结果若为0 ,x ,z 则按“假”处理；只有当为 阅读全文

摘要：内容为书中第4章 等式运算符 “==” 与 “ ” 的区别 Verilog中存在4种等式运算符： “==”与" "的异同。 “==” 在操作数的某些位是不定值x或高阻值z时，结果可能为不定值； “ ”也对x和z进行比较，只有两个操作数完全一致时，输出1，否则输出0. 等式运算符的真值 在“ ”表达式 阅读全文

摘要：Verilog_Day1 在CSDN博客上。http://blog.csdn.net/m0_38073085 第三章： 书上基本知识 每个Verilog程序包括4个主要部分：端口定义，I/O说明，内部信号声明和功能定义。 input/output/inout都默认是wire型而不是reg型变量。 1 阅读全文