摘要：
FPGA中的时钟域问题 一、时钟域的定义 所谓时钟域，就是同一个时钟驱动的区域。这里的驱动，是指时钟刷新D触发器的事件，体现在verilog中就是always的边沿触发信号。单一时钟域是FPGA的基本组成部分，但是随着设计规模扩大，多时钟域的设计是必要的。维持庞大的单时钟域对时钟源的要求是极为苛刻的 阅读全文
posted @ 2020-09-08 10:49 绿叶落秋风 阅读(1444) 评论(0) 推荐(0) 编辑
摘要：
quartus中的时序约束常用方法 一、约束操作 quartus中有三种时序约束方法： 1️⃣Timing Setting 2️⃣Wizards/Timing Wizard 3️⃣Assignment/Assignment Editor 一般来说，前面两种是全局约束，后面一种是个别约束。 先全局，后 阅读全文
posted @ 2020-09-08 10:32 绿叶落秋风 阅读(5590) 评论(0) 推荐(0) 编辑
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时序约束与时序分析 一、基础知识 FPGA设计中的约束主要有时序约束、位置及区域约束和其他约束。位置和区域约束用于实现FPGA设计的端口和资源位置的指导，其他约束则泛指芯片信号和电气标准的约束。时序约束的作用则是使得时序能够满足输入时钟的要求。 时序约束的作用有： （1）提高设计的工作频率 （2）获 阅读全文
posted @ 2020-09-06 15:54 绿叶落秋风 阅读(1282) 评论(0) 推荐(0) 编辑
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FPGA的PCB设计 一、FPGA的高速电路板设计 PCB板的设计规模增大，IO传输问题也就出现。为了兼容其他高速模块，必须对PCB的设计进行优化。 1️⃣电源滤波，降低系统噪声2️⃣匹配信号线3️⃣降低并行走线的噪扰4️⃣减小反弹效应5️⃣进行阻抗匹配 为了实现上述要求，可以采用的方法有： （1） 阅读全文
posted @ 2020-09-05 10:32 绿叶落秋风 阅读(1012) 评论(0) 推荐(0) 编辑
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AXI4的主机协议代码分析 一、模块分析 （1）端口列表 input wire INIT_AXI_TXN, // Asserts when ERROR is detected output reg ERROR, // Asserts when AXI transactions is complete 阅读全文
posted @ 2020-09-04 10:36 绿叶落秋风 阅读(1338) 评论(0) 推荐(0) 编辑
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verilog设计知识集合（2） 1、阻塞与非阻塞 阻塞赋值是存在先后关系的，非阻塞是不存在先后关系的。一般而言，阻塞用于组合逻辑，非阻塞用于时序逻辑（不一定）。阻塞的执行时逐步赋值，非阻塞是同步赋值。 阻塞和C中的赋值语句功能是一致的。为何会存在非阻塞赋值呢？这里主要考虑的是寄存器的状态包含现状态 阅读全文
posted @ 2020-08-23 21:12 绿叶落秋风 阅读(222) 评论(0) 推荐(0) 编辑
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verilog设计知识集合 一、基本知识 verilog HDL，verilog硬件描述语言，可从上层到下层一直设计，使用一些列分层的模块来表示极其复杂的数字系统的语言。利用EDA工具将模块转化为网表，再使用FPGA或者ASIC实现具体的电路结构。 另外一门比较出名的是硬件描述语言是VHDL，偏重标 阅读全文
posted @ 2020-08-22 16:43 绿叶落秋风 阅读(606) 评论(0) 推荐(0) 编辑
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数字电路之MOS设计 1、MOS的基本性质 MOS，即场效应管，四端器件，S、D、G、B四个端口可以实现开和关的逻辑状态，进而实现基本的逻辑门。NMOS和PMOS具有明显的对偶特性：NMOS高电平打开（默认为增强型，使用的是硅栅自对准工艺，耗尽型器件这里不涉及），PMOS低电平打开。在忽略方向的情况 阅读全文
posted @ 2020-08-20 15:09 绿叶落秋风 阅读(2707) 评论(0) 推荐(0) 编辑
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APP探索之iAPP 1、基本作用 iAPP是一个手机上的应用，可以用于快速设计手机应用，基本免费。使用的语言好像是自创的脚本语言。无聊时可以用iAPP做一些简单的训练，可以练习文件和数据的操作。对于理解脚本语言中的UI界面和后台设计有一定的帮助。 2、实际操作 iAPP有一个可视化的编程界面，可以 阅读全文
posted @ 2020-08-09 23:56 绿叶落秋风 阅读(915) 评论(0) 推荐(0) 编辑