摘要：
模型功能 实现寄存器之间的连线 实现寄存器的声明 建构时钟的时序系统 模型框图 `timescale 1ns / 1ps /* */ // ******************************************************************************* 阅读全文
posted @ 2024-03-27 21:50 绿叶落秋风 阅读(46) 评论(0) 推荐(0) 编辑
摘要：
模型功能 常数在verilog设计中具备特殊的含义 一个可以由编译器进行处理的数 和C语言中常数一个不变的变量的作用不同 在verilog中，常数更多地作为预编译变量以提高设计的灵活性 在上一篇文章中已经使用的genvar i就是用于级联变量而存在 也就是说 verilog的常数更多地服务于结构描述 阅读全文
posted @ 2024-03-27 00:45 绿叶落秋风 阅读(22) 评论(0) 推荐(0) 编辑
摘要：
模型功能 module是verilog中层次划分的基本单元 通过module之间的调用，可以实现硬件描述层次的提高 端口列表则是module的输入输出，和数字电路的走线连接等效 基于module的不断地叠加，verilog可以完成从底层的与或门到复杂数字系统的逐步设计 模型框图 //module d 阅读全文
posted @ 2024-03-25 22:10 绿叶落秋风 阅读(12) 评论(0) 推荐(0) 编辑
摘要：
模型功能 实现代码的注释的方法 基于vscode的文档自动生成 模型框图 `timescale 1ns / 1ps /* */ // ******************************************************************************* // 阅读全文
posted @ 2024-03-24 13:39 绿叶落秋风 阅读(41) 评论(0) 推荐(0) 编辑
摘要：
模型功能 verilog是硬件描述语言的一种，主要用于ASIC和FPGA中，用于实现数字逻辑控制。 相较于VHDL，verilog的语法更加接近C语言，格式也更加宽松，具备更强的灵活性。 模型框图 verilog在FPGA内主要用于描述寄存器行为以及连线关系，也可以通过特定的原语实现特殊硬件的调用， 阅读全文
posted @ 2024-03-23 16:34 绿叶落秋风 阅读(16) 评论(0) 推荐(0) 编辑
摘要：
Entity: bram_to_vid File: bram_to_vid.v Diagram Description Company: Fpga Publish Engineer: FP Revision: 0.01 Revision 0.01 - File Created Generics Ge 阅读全文
posted @ 2024-01-21 20:30 绿叶落秋风 阅读(4) 评论(0) 推荐(0) 编辑
摘要：
Entity: shk_to_bram File: shk_to_bram.v Diagram Description Company: FpgaPublish Engineer: FP Create Date: 2024/01/12 21:19:05 Revision 0.01 - File Cr 阅读全文
posted @ 2024-01-14 00:21 绿叶落秋风 阅读(3) 评论(0) 推荐(0) 编辑
摘要：
Entity: cyc_to_led File: cyc_to_led.v Diagram Generics Generic name Type Value Description MD_SIM_ABLE 0 sim mode enable WD_LED_LIGHT 27 LED light spa 阅读全文
posted @ 2024-01-09 23:23 绿叶落秋风 阅读(12) 评论(0) 推荐(0) 编辑
摘要：
模块化设计出发点 在实际地操作中，总有一些基础的模块需要不断地寻找，往往需要消耗大量的时间。为了节约模块化设计的时间，提高设计的效率。在这里将一些基础的模块全部进行封装，利用网络的便捷性，实现快速地基础模块的调用。同时在这个过程中，利用FPGA的拓展性，实现代码的最大化利用。同时，也考虑到模块化封装 阅读全文
posted @ 2024-01-08 23:00 绿叶落秋风 阅读(18) 评论(0) 推荐(0) 编辑