[置顶] Verilog 进击之路 - 夯实基础第二节之module framework
摘要： Verilog 进击之路 - 夯实基础第二节之module framework 在掌握Verilog层次化设计风格后，知道一个basic building block 是module , 需要对每个module进行framework设计。module框架的实现需要element和rules的约束. 阅读全文
posted @ 2020-01-11 10:16 执剑行者 阅读(245) 评论(0) 推荐(0)
2020年3月14日
Verilog 进击之路 - 夯实基础第三节之verilog主力团二
摘要： Verilog 进击之路 - 夯实基础第三节之verilog主力团二 Behavior model Initial只执行一次，且多个initial之间是并行执行的。一般用来initialization, monitoring, waveforms，或者其他在整个仿真进程中只执行一次的process. 阅读全文
posted @ 2020-03-14 16:19 执剑行者 阅读(148) 评论(0) 推荐(0)
2020年3月8日
Verilog 进击之路 - 夯实基础第三节之verilog主力团1
摘要： 本节重点梳作为主力团的modules,了解一个主力团下的具体配置，例如module name, port list, parameter, variable, declaration, dataflow statement, behavioral statement, instantiation, 阅读全文
posted @ 2020-03-08 11:37 执剑行者 阅读(164) 评论(0) 推荐(0)
2020年1月11日
Ncverilog 仿真quartus generate IP的要点
摘要： Ncverilog 仿真quartus generate IP的要点 最近利用quartus II 生成plll 的IP，利用nclaunch 仿真的时候老是报错， 提示unresolved in worklib. 苦思良久不得要领，后仔细看了quartus 的 userbook and nclau 阅读全文
posted @ 2020-01-11 10:41 执剑行者 阅读(530) 评论(0) 推荐(0)
2020年1月4日
verilog HDL 进击之路
摘要： Verilog 进击之路 - 夯实基础第一节之结构化设计 随着数字电路设计的复杂化和专业化，传统的电路设计逐渐没落，Verilog HDL逐渐走入历史舞台。好多人并不是不会Verilog，而是缺乏细致的了解。最近一直在看 A Guide to Digital Deisgn and Synthesis 阅读全文
posted @ 2020-01-04 10:48 执剑行者 阅读(303) 评论(0) 推荐(0)