摘要：
1 硬件部分1.1 Avalon-MM接口（读作：阿窝龙妹妹接口）Avalon Memory-Mapped接口，简称为 Avalon-MM接口，用于在存储映射系统中描述主从元件（component）的读/写接口。图1.1 Amy_S_lcd12864 IP与System Interconnect Fabric的连线框图图1.2 某带有Amy_S_lcd12864 IP的Avalon系统框图1.2 从设备读写时序请参考手册《Avalon Interface Specification》，此处略去。1.3 HDL模块及说明1.3.1 模块介绍表1.1 Amy_S_lcd12864 IP的HDL源代 阅读全文
摘要：
对于FPGA、CPLD不同的厂家叫法不同，Xilinx把基于查找表、SRAM工艺、要求外挂配置用EEPROM的PLD叫FPGA，把基于乘积相、FLASH（类EEPROM）工艺的PLD叫CPLD。Altera公司把自己的PLD产品，如MAX系统（乘积相技术，EEPOM工艺）、FLEX系列（查找表，SRAM工艺）都叫做CPLD【不符合定义的称呼】，但很多人也把Altera公司的FLEX系列的也叫FPGA。Altera：主流PLD：MaxIIFLEX系列主流FPGA：Cyclone/CycloneII低端FPGA并逐渐被CycloneII代替。【’saikləun】飓风Stratix/Stratix 阅读全文
摘要：
虽然Nios II CPU是32位构架，但是Avalon总线作为一种开放的总线结构，为了兼容各种位宽的CPU和外设，Avalon Interconnect Fabric地址总线使用的是字节寻址的方式，也就是A0地址一定指向外设的某个字节（但是不一定和外设地址线的A0连接，详后）；而不是同CPU宽度的某个32bit空间。所以，在自定义Avalon MM外设的时候，如果是Avalon MM Master，地址线一定是32根，最低位寻址到一个字节（不一定会用到~~）。首先注意到Avalon MM Slave可以声明自己采用的地址对齐方式有两种：Native alignment 和Dynamic Al 阅读全文
摘要：
从wind330的博客（http://blog.ednchina.com/wind330/727061/message.aspx）转载。转自http://itlem.ycool.com/post.3076866.html，作者不详--------------------------------------------------------------------------------------------任何一个硬件工程师对FPGA都不会陌生，就好比C语言对于软件工程师来说是必修课程一样，只要是电子相关专业的学生，都要学习可编程逻辑这门课程。FPGA的英文全称是Field Program 阅读全文
摘要：
何谓静态时序分析（Static Timing Analysis，简称STA）？首先，我们应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从FPGA的一端输入，经过一定的逻辑处理后从FPGA的另一端输出，这期间会产生多大的延时呢？有多个总线信号 阅读全文
摘要：
1、硬件设计基本原则(1)、速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。(2)、硬件原则：理解HDL本质(3)、系统原则：整体把握(4)、同步设计原则：设计时序稳定的基本原则2、Verilog作为一种HDL语言，对系统行为的建模方式是分层次的。 阅读全文
摘要：
FPGA开发全攻略(上,下)http://bbs.eccn.com/viewthread.php?tid=121968&highlight=FPGA开发实用教程http://bbs.eccn.com/viewthread.php?tid=121969&highlight=嵌入式Nios系统实验http://bbs.eccn.com/viewthread.php?tid=121970&highlight=Verilog 入门的实例教程http://bbs.eccn.com/viewthread.php?tid=121981&highlight=经典FPGA算法教材 阅读全文
摘要：
实际上，推动某项或几项技术发展方向的真正动力是市场与技术的综合因素，技术本身或内在的发展惯性并不是最重要的，或者说并非唯一决定性因素。 在无线通信基础设施、汽车电子、智能视频监控、工业自动化控制和航空航天等嵌入式应用领域，目前的市场需求是：以更低成本、更低功耗、更小尺寸处理日益复杂的功能。这些市场需求正推动着FPGA、CPU、DSP等不同技术走向融合。 对FPGA技术来说，早期研发在5年前就已开始尝试采用多核和硬件协处理加速技术朝系统并行化方向发展。在实际设计中，FPGA已经成为CPU的硬件协加速器，很多芯片厂商采用了硬核或软核CPU+FPGA的模式，今后这一趋势也将继续下去。CPU+... 阅读全文
摘要：
1.在protel99中如何添加原tango中的库（如TTL.LIB/COMS.LIB等）在protel99中添加库的方法：在自己的ddb文件中（当前的项目文件或者另外专门为放这个库而建一个）导入（import）你要添加的。lib文件，然后在原理图编辑环境的“browse liberary”框的“add/move”对话框中加入刚才已经加入的那个。ddb文件，选ok后你就可以找到添加进去的库了。不过你说的tango 中的库在peotel99 的“protel dos schemetic liberarys.ddb”文件中都有，不用再添加，以上办法可用于添加自己或者合作者提供的库2.GERBER有 阅读全文
摘要：
Altera的AE说initial和异步置位都会综合为power-up的reset。倍感惊奇，一直以为不可以综合，于是自己做了个实验，1 使用synplify pro 9.6，还是ignored，warning如下，@W: Initial statement will only initialize memories through the usage of $readmemh and $readmemb. Everything else is ignored。2用Altera自带综合器。未报相关warning。能否综合power-up reset无从得知。在通常的状况下，所有的门在上电的时候 阅读全文