04 2014 档案

static作用（修饰函数、局部变量、全局变量）（转）
摘要：在C语言中，static的字面意思很容易把我们导入歧途，其实它的作用有三条。（1）先来介绍它的第一条也是最重要的一条：隐藏。当我们同时编译多个文件时，所有未加static前缀的全局变量和函数都具有全局可见性。为理解这句话，我举例来说明。我们要同时编译两个源文件，一个是a.c，另一个是main.c。下面是a.c的内容chara='A';//globalvariablevoidmsg(){printf("Hello\n");}下面是main.c的内容intmain(void){externchara;//externvariablemustbedeclaredb 阅读全文
posted @ 2014-04-10 21:27 woaichengdian 阅读(331) 评论(0) 推荐(0)
地弹
摘要：对于芯片封装，当驱动端输出发生状态跳转时（及电平变化），接收端负载电容对地放电，在接地回路上形成一个大的电流浪涌。由于芯片接地引脚存在电感，在器件外的系统地平面与封装内的地之间产生一个感应电压： 从而使得芯片内部地与系统平面地之间存在一个比较小的电压差，也即引起芯片内部参考地点位漂移，这种现象称为“地弹”。 解决地弹影响的一个做法就是为输出驱动端提供专门电源，将输出端和输入端的参考地隔离。 阅读全文
posted @ 2014-04-06 21:29 woaichengdian 阅读(965) 评论(0) 推荐(0)
开漏（open drain)和开集(open colletor)
摘要：开漏电路中的“漏”即是MOSFET的漏极，开漏电路即是指MOSFET的漏极为输出的电路。一般的用法是在漏极外部的电路添加上拉电阻。完整的开漏电路应该由开漏器件和开漏上拉电阻组成，如图1所示：图1开漏电路有如下特点： 1、利用外部电路的驱动能力，减少IC内部驱动。当IC内部MOSFET导通时，驱动电流从外部VCC流经上拉电阻R pull-up，MOSFET到GND，IC内部只需要很小的栅极驱动电流。 2、可以将多个开漏输出PIN连接到一条线上，形成“与逻辑”。如上图中，当PIN_A、PIN_B、PIN_C任意一个变低后，开漏线上的逻辑就为0。这也是I2C、SMBus等总线判断总线占用状态的原.. 阅读全文
posted @ 2014-04-06 21:28 woaichengdian 阅读(2291) 评论(0) 推荐(0)
过冲、振铃，非单调性
摘要：过冲（overshoot）当较快的信号沿驱动一段较长的走线，而走线上没有有效的匹配时，往往会产生过冲。过冲带来的问题主要是信号高电平“1”超出接收端器件的输入最大电压值，或者信号低电平“0”低于接收端器件的输入最低电压值。 对付过冲的一般方法是匹配，或叫端接（termination）。端接可总结为两种形式：远端串联匹配消除二次反射，终端并联匹配消除一次反射。注意不是每种方式都适用于任何场合。例如50ohm并联匹配一般不适用与LVTTL/LVCMOS电平逻辑，因为电阻上消耗的功率很大。 减少过冲的另一方法是，减少驱动端的驱动电流。振铃（ring） 过冲往往伴随着振铃，或者说过冲是振铃的一部... 阅读全文
posted @ 2014-04-06 21:25 woaichengdian 阅读(8068) 评论(0) 推荐(2)
串扰（crosstalk）
摘要：串扰是不同传输线之间的能量耦合。 不利影响： 串扰会改变传输线的特性阻抗和传播速度，影响系统时序和信号完整性； 串扰会在其他传输线上引入感应噪声，进一步影响信号完整性，降低噪声容限。 引入串扰的两个原因：互容，互感。 互感是由已驱动的传输线，通过磁场在干净的传输线上产生感应电流； 互容是两条传输线之间电场产生的耦合。 串扰最小化设计建议： 1、在布线允许下，尽可能加宽走线距离； 2、在保证传输线特征阻抗的同时，尽可能是走线靠近参考平面，是传输线与参考平面紧密耦合，从而减少相邻走线之间的耦合； 3、设计允许的话，对于要求严格的走线网络，采用差分布线设计； 4、如果相邻两... 阅读全文
posted @ 2014-04-06 21:16 woaichengdian 阅读(3128) 评论(0) 推荐(0)
数字通信基本概念
摘要：1、带宽与数据传输速率 数据传输速率：通信节点每秒发送的bit个数，单位bps。 带宽：传输介质能够传输信号的频率范围或最大数据传输速率，单位Hz或bps。超出此频率范围的信号在传输过程中会有较大失真而无法正常接收。信号的带宽由传输介质决定。 有限时间T的数字信号可以进行傅里叶展开，表示为基波频率（f=1/T）与其N次谐波的叠加。信道的带宽越大，可通过的谐波越多，叠加出来的波形与原信号越相似，即失真越小，但同时谐波的频率也就越高。2、比特率与波特率 比特率：每秒传输的比特数，单位b/s。 波特率：每秒传输的码元数（或电信号个数），单位“波特”。 1个码元可以携带n比特信息量。对于二... 阅读全文
posted @ 2014-04-06 11:23 woaichengdian 阅读(986) 评论(0) 推荐(0)
电源和地
摘要：数字系统的地是存在噪声电压的。导致门电路之间的噪声电压的主要因素是返回信号电流。当门电路A发送信号到门电路C时，流出的信号电流通过电源分配线流回门电路A。返回信号电流流经过地线的电感时，会引起低噪声。 同理还存在共路噪声。共路噪声电压与地阻抗有关。因此必须降低地连接阻抗。由此提出电源系统设计的三个原则： 1）门电路之间采用低阻抗地连接； 2）任何门电路之间的电源引脚之间的阻抗应与地引脚之间的阻抗一样低； 3）电源和地之间必须有一条低阻抗路径。 在我们设计电路时，都会在芯片的电源引脚处加一个旁路电容，其作用就是提供电源到地之间的低阻抗路径。而提供完整的电源层平面和地层平面，就是为了... 阅读全文
posted @ 2014-04-05 22:04 woaichengdian 阅读(469) 评论(0) 推荐(0)
分布式系统与集总系统
摘要：对于数字系统，首先根据信号的上升时间（例如1ns），以及信号在介质中的传播延迟（例如对于PCB板材FR-4，内层信号的走线延迟D为180ps/inch），计算出上升沿有效长度: L = Tr/D = 1ns / (180ps/inch) = 5.6inch 区分是分布式系统还是总线系统由数字信号的上升时间决定。对于印制板电路走线、点到点结构以及总线结构，如果走线长度小于上升沿有效长度的1/6，则称为集总系统，反之则为分布式系统。 对于分布式系统，随着上升沿脉冲向前传播，各个点的点位是不一样，也即使对输入脉冲的响应是沿走线分布的。 参考资料：《高速数字设计》P5-6 阅读全文
posted @ 2014-04-05 22:02 woaichengdian 阅读(863) 评论(0) 推荐(0)
传输线及其特性阻抗
摘要：一.什么是传输线我们经常会用到传输线这一术语，可是讲到其具体定义时，很多工程师都是欲言又止，似懂非懂……我们知道，传输线用于将信号从一端传输到另一端，下图说明了所有传输线的一般特征所以，可以这样理解：传输线由两条一定长度导线组成，一条是信号传播路径，另一条是信号返回路径。2.和电阻，电容，电感一样，传输线也是一种理想的电路元件，但是其特性却大不相同，用于仿真效果较好，但电路概念却比较复杂3.传输线有两个非常重要的特征：特性阻抗和时延二.传输线分类经常用到的双绞线，同轴电缆都是传输线对于PCB来说，常有微带线和带状线两种微带线通常指PCB外层的走线，并且只有一个参考平面带状线是指介于两个参考平面 阅读全文
posted @ 2014-04-05 21:57 woaichengdian 阅读(10379) 评论(0) 推荐(1)
PCI-Express板卡PCB设计
摘要：在像PCIE这样的高频环境中，传送线在信号线上驱动电压变化时会出现阻抗，信号线的宽度和到接地的距离都会影响其阻抗，所以在设计PCB时需要参考PCIE总线规范，特别要注意考虑信号阻抗匹配。以下供设计PCB时作为参考：●插卡从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100mm毫米）以内。超过该长度后需要使用高频差分传输线，我们可以提供延长300mm以上的技术方案。●PCIE的PERPN，PETPN，PECKPN是三个差分对线，其中PECKPN是100MHz频率的差分信号线，需要注意保护，前两对是2.5GHz频率的差分信号线，更需要注意保护。●差分对线中的两条走线要同步布线。如果.. 阅读全文
posted @ 2014-04-05 21:44 woaichengdian 阅读(3303) 评论(0) 推荐(0)
走线保护
摘要：在一个敏感的输入线路两旁并行走一对接地的线，串扰可以减少一个数量级。 数字电路中，一个完整的地平面可以带来接地保护走线的大部分好处，但保护走线比完整的地平面更有优势。 根据经验，两条微带线之间插入两端接地的第三条线，微带线之间的耦合减半；如果第三条线通过很多过孔连接到地平面，耦合将再减半。 阅读全文
posted @ 2014-04-03 19:33 woaichengdian 阅读(269) 评论(0) 推荐(0)
信号反射以及端接
摘要：用表示源端阻抗，传输线阻抗，表示末端阻抗。 末端的反射系数如下： 源端反射系数如下： 当源端信号传送到传输线上时，信号幅度： 当对末端进行阻抗匹配时（此时假设源端未进行匹配。源端驱动器的输出阻抗一般很小，为便于分析，这里假设为0），根据（3）式，此时传输线上的信号幅度为驱动信号幅度。由于末端进行了匹配，根据（1）计算的反射系数为0，所以末端信号幅度会等于驱动信号幅度。消除了反射的影响。 当对源端进行阻抗匹配时（此时假设末端为进行匹配。末端接收器的输入阻抗一般很大，便于分析，这里假设末端开路，即阻抗无穷大），由于源端进行了匹配，阻抗等于传输线阻抗，根据（3）式，此时传输线上的信号... 阅读全文
posted @ 2014-04-03 19:31 woaichengdian 阅读(1233) 评论(0) 推荐(0)
匹配电阻的端接方式
摘要：为消除反射，有两种终端匹配电阻的端接方式： 阅读全文
posted @ 2014-04-03 19:27 woaichengdian 阅读(835) 评论(0) 推荐(0)
信号的上升时间和传输延时
摘要：一般来说，当传输线很短时，传输延时在一定的范围内，此时虽然仍然存在反射，但反射的波形在信号的上升沿之内，则从波形看，没有大的影响，但究竟传输延时短到什么程度才算短呢？我们做一个实验，还是通过spice仿真得到结果。图1为仿真电路图，该信号源端上升时间为1ns，幅度为1V，阻抗为10欧姆。图1 仿真电路图1、Td=40%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。图2 Td=40%Tr，开路终端波形2、Td=30%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。图3 Td=30%Tr，开路终端波形3、Td=20%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。此时的过冲约为 阅读全文
posted @ 2014-04-03 19:24 woaichengdian 阅读(7552) 评论(0) 推荐(0)
静态时序分析·Output Delay 约束
摘要：1、系统同步输出 分析FPGA内部时序单元到输出端口的路径时，当source clock 和 destination clock 来自统一系统时钟，称为系统同步输出（system synchronous output）。 当source clock 或者 destination clock 不在FPGA设计中时，则需要约束一个虚拟时钟，如图1所示，source clock 是CLKA，destination clock 是CLKB，其中CLKA通过FPGA时钟输入端口引入FPGA内部（约束成主时钟），而CLKB引入到FPGA外部的板上芯片，并没有引入FPGA内部，因此需要将CLKB约束成虚.. 阅读全文
posted @ 2014-04-03 19:22 woaichengdian 阅读(4511) 评论(0) 推荐(0)
高速传输线PCB设计
摘要：材料选择若线路长度小于20inch且速度小于3.125Gbps，那么FR-4材料是可以接收的；如果需要更长的线路或者更高的速度，可以考虑选用高速材料，如ROGERS 3450。差分线路对 在FR-4材料中，100mil的线路距离差会导致差分信号间大约有18ps的差异。最好使用PCB设计工具中的自动线路匹配进行差分等长匹配。总体来说，希望做到差分线路对之间的长度差不大于50mil。差分线路宽度和间隔 每种特定叠层结构都需要独自设计差分线路宽度和间隔。可以使用专门的阻抗计算软件计算这些参数。如下图,通过设定合适的参数，来使差分线阻抗达到100欧姆，单线阻抗50欧姆。过孔 千兆级信号差分线... 阅读全文
posted @ 2014-04-03 19:21 woaichengdian 阅读(947) 评论(0) 推荐(0)
带状线和微带线
摘要：1.微带线是一根带状导(信号线)．与地平面之间用一种电介质隔离开。如果线的厚度、宽度以及与地平面之间的距离是可控制的，则它的特性阻抗也是可以控制的。 2.带状线是一条置于两层导电平面之间的电介质中间的铜带线。如果线的厚度和宽度、介质的介电常数以及两层导电平面间的距离是可控的，那么线的特性阻抗也是可控的.单位长度微带线的传输延迟时间，仅仅取决于介电常数而与线的宽度或间隔无关。 因为微带线一面是FR4（或者其他电介质）一面是空气（介电常数低）因此速度很快，利于走对速度要求高的信号（例如差分线，通常为高速信号，同时抗干扰比较强）；带状两边都有电源或者底层，因此阻抗容易控制，同时屏蔽较好，但是... 阅读全文
posted @ 2014-04-02 22:20 woaichengdian 阅读(737) 评论(0) 推荐(0)
资源分配
摘要：所谓资源分配，是指在互斥条件下，共享ALU的过程。 通常利用多路选择器的引入，来减少ALU的个数，从而节省资源。 看下列实例：if (!ishreg) data_out = addr_load + chip_sel;else if (rd_wr) data_out = read + write;else data_out = addr_load + read; 改进后：if (!shReg)begin temp1 = addr_load; temp2 = chip_sel;endelse if (rd_wr)begin temp1 = read; temp2 = wri... 阅读全文
posted @ 2014-04-02 22:17 woaichengdian 阅读(366) 评论(0) 推荐(0)