DDR4仿真之Systems Verilog编译顺序问题

问题描述

虽然全部加载了官方的仿真文件，但直接launch simulation时候还是报错了

解决方法

最后发现是头文件编译问题，自己添加设计文件，仿真编译顺序是由工具随机的，与官方仿真example不一致。将编译调整与官方一致就没问题了

设置编译顺序

这里可以设置工具的综合、布线以及仿真的文件编译顺序，要选中仿真。这里有两种改变文件编译顺序的方式：

1. 鼠标按住文件进行上下拖动即可调整文件编译顺序
2. 选中需要调整的文件，右键选择“move up/down”或者“move to top/bottom”
   ps：第一种方法会改变仿真文件的位置，最好使用第二种方式挨个拖动。