摘要：
USB编码 与 位/比特填充 NRZI 编码（Non-Return-to-Zero Inverted Code） 非归零反转编码的编码规则 '1' 表示电平切换 '0' 表示电平不变 示例编码 假设原始数据：1 0 0 1 1 NRZI 编码结果（以第一种方式，'1' = 切换，'0' = 保持）： 阅读全文
posted @ 2025-12-05 10:59
阿坤不咕
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摘要：
我的连接方式：pynq通过网线与电脑网口相连接 默认情况： 配置网卡的设置为： 若配置后提示弹出被占用，如下 则应当找到另一个网卡里的tcp/ipv4配置是否占用了当前的配置。 比如说我的两个有线网卡，其中的拓展坞网卡之前已经被我配置过，设置了上面相同的配置步骤，所以会有提示框弹出。我进入拓展坞网卡 阅读全文
posted @ 2025-12-05 10:57
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摘要：
步骤一：用ifconfig命令查看虚拟机ip地址，如图为192.168.217.128，（如果提示ifconfig命令不存在，按提示安装即可） 步骤二：建立ip映射 打开VMware的虚拟网络编辑器（编辑>虚拟网络编辑器）： 依次点击：更改设置，选择VMnet8，进入NAT设置 进入NAT设置后： 阅读全文
posted @ 2025-12-05 10:56
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摘要：
FST Trace File Format Support in Verilator FST is a trace file format developed by GTKWave. Verilator provides basic FST support. To dump traces in FS 阅读全文
posted @ 2025-12-05 10:52
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摘要：
9.1.9 How do I generate waveforms (traces) in SystemC? A. Verilator Trace Option Pass the --trace option to Verilator, and in your top-level sc_main() 阅读全文
posted @ 2025-12-05 10:51
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摘要：
9.1.8 How do I generate waveforms (traces) in C++? See also the next question for tracing in SystemC mode. A. Pass the --trace option to Verilator Pas 阅读全文
posted @ 2025-12-05 10:51
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摘要：
verilator的作用 Verilator 是一种开源工具，用于将 Verilog 硬件描述语言转换为高性能的 C++ 或 SystemC 模型。它是一种 静态编译器，常被用于数字硬件仿真和验证。 具体作用 将 Verilog 转换为 C++/SystemC 模型 Verilator 会将 Ver 阅读全文
posted @ 2025-12-05 10:51
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摘要：
利用正边沿触发寄存器的有限状态机方框图如下： 时序电路的时间参数： 建立时间（tsetup简写为tsu）：在时钟翻转（如正边沿触发器为0到1翻转）之前数据输入（D）必须有效的时间； 维持时间（thould简写为th）：在时钟边沿之后数据输入必须仍然有效的时间； 寄存器最坏情况下的传播延时（tc-q） 阅读全文
posted @ 2025-12-05 10:50
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1.Quartus中：Warning (21074) Warning (21074): Design contains 10 input pin(s) that do not drive logic Warning (15610): No output dependent on input pin 阅读全文
posted @ 2025-12-05 10:49
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一.警告 1.cds.lib 内容redefines *WARNING* LIB XuKun_Lib from File /home/IC/Desktop/cds.lib Line 2 redefines LIB XuKun_Lib from File /home/IC/cds.lib Insert 阅读全文
posted @ 2025-12-05 10:48
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