摘要： //clK系统时钟为50MHZ 先发地位后发高位module uart_tx (input clk,rst_n,UART_CTS,output reg UART_RTS,output reg UART_RXD,output reg UART_TXD);reg [3:0]state;reg [30:0] count;reg [7:0] data;always @ (posedge clk)begin if(!rst_n) begin UART_TXD=0;data<=8'ha5;endelse begin case (state) 0:if(count==5208) begin s 阅读全文

摘要： 所有变量都为 reg[9:0] 的变量也就是，，正数为0--511 负数为1023--512 ，，， -1为1024-1023 -512为1024-512=512一、第一组测试a7=2*B_K;a5=-N_K;a6=2*(-5);1、if(-2<=-34 && -2>=512)a3=1;else a3=2;2、if((2*B_K<=-N_K && 2*B_K>=512))a4=1;else a4=2;3、if((2*B_K<=-N_K) && (2*B_K>=512))a5=1;else a5=2;可以看到a7 阅读全文

摘要： 经常会有人的U盘会因为不正确的插拔，导致被电脑烧坏，从而花money重新购置，现在不需要了，只要按照下面的方法操作即可重新修复优盘。一、病情产生-电脑无法识别U盘二、诊断病情：U盘检测，主要检测的是flash存储器的型号，检测工具为 （芯片精灵（ChipGenius））检测出这个U盘的信息如下：设备描述:[J:]USBMassStorageDevice(KingstonDT101G2)　设备类型:大容量存储设备　协议版本:USB2.00　当前速度:高速(HighSpeed)　电力消耗:200mAUSB设备ID:VID=0951PID=1642设备序列号:001CC07D20B7BBA09919 阅读全文

摘要： module yunsuan1(input clk,rst_n,output reg [7:0]a,b,b1,b2,b3,c,d,count);always @(posedge clk)begin count=count+1;if(count==10) a=-25;if(count==11) a=-26;if(count==12) a=25;if(count==13) a=2;b=~a+1;b1=b>>1;b2=~b1+1;if(a[0])b3=~b1;else b3=~b1+1;end endmodule可以看出负数补码分为奇数和偶数表示：-25和-26的补码都为-13. 阅读全文

摘要： 一、建模在FPGA中没有负数的概念，要是用intetger 类型变量来实现正负数，显然过于浪费逻辑资源，因为他为32位数据。怎样用reg类型来建模呢，迫在眉睫。。。。。。。。。。 8位数在c语言中的表示范围：无符号： 0 ~ 255有符号：-128 ~ 127 在FPGA中如此表示：定义reg 【7：0】 a；0 a=01 a=12 a=23 a=3-----------------------------127 a=127-128 a=128-1 a=255-1 = 256-1=255为-1的补码 又例如：在FPGA中如此表示：定义reg 【2 ：0】 a； 0，1，2，3 有符号数... 阅读全文

摘要： 保持视频所见视野相同，但是数据量有所减少: 方法：求比率 例子：720*576变为---640*480一、 行的变化： 720/640=3/2 3-2=1 即：每三行丢一行-----------------同除2------------同除8------------同除6576288 36 6 ------- =------- = --------- =---------- 480240 30 5 即：每6行丢1行 变为5行，将6行变为5行二、列的变化-----------------同除10------------同除8-----------72072　... 阅读全文

摘要： 服务器端与客户端区别： 摘自http://topic.csdn.net/u/20070124/10/9cf2284c-1cbf-4187-b309-8e5f0bea6f33.html的一段话 客户端程序和服务器端程序通常是多对一的关系， 即一个服务器端程序，面向众多客户端提供数据服务。 程序看具体情况，才能确定是否分两部分来写。 1.网站：只写服务端，浏览器就是客户端程序了，不用再写，这就是 B/S 结构的优势，部署、更新容易 2.类似QQ、网游的：两边都要写，这就是为什么你自己下载 QQ 升级的原因 FPGA 与 PC谁是客户谁是服务呢，首先是一对一，没有应用程序，还谈不少客... 阅读全文

摘要： 逐行视频：帧的概念； 720P;清晰；带宽高； 隔行视频：场的概念，场分为奇数场和偶数场；720I;稍差；带宽低； 去隔行：分为场内去隔行，和场外去隔行，其中场内较简单，在应用场合要求不高的情况下可以进行使用 场内去隔行：将第一行的数据复制为第2行，原来的第二行变为第三行，最后数据量多了两背，其相邻两行数据相同 场外去隔行：未丢失，增加数据。将两场变为一帧 逐行变隔行：主要应用于隔行显示器的情况，简单处理方法就是隔一行丢弃一行数据，使现有数据为原来的一半。 阅读全文

摘要： 一、全局时钟网络信号，从时钟引脚输入 1、全局复位，时钟使能要在时钟引脚输入，增强扇出系数 2、时钟引脚支持的常用电平标准为,LVTTL3.3,LVDS2.5,LVPECL(针对高速时钟)二、局部钟网络信号，从时钟引脚输入 1、局复位，在其服务区内能减小延时和歪斜 2、缺点：逻辑必须使用lockedlogic锁定， 所以一旦全局时钟不够，在使用局部时钟 三、PLL 分为左右，上下锁相环，与其时钟的的区域bank相对应四：左右bank为真lvds可以直接输出，输入加匹配电阻。。。。。。而上下bank则为假LVDS输出要加三个电阻才能输出 阅读全文

摘要： 一、X值代表像素点的计数(图像的宽度)，Y代表行数的计数(图像的高度)二、Y值代表像素点的计数(图像的宽度)，X代表行数的计数(图像的高度)三、建模方式，因人而异，笔者常用的建模方式为方式一，正规的官方说法应该是方式二。 阅读全文