摘要： 转：-------http://sunnysab.blog.163.com/blog/static/18037500920128113618804/多线程可以给程序实现许多的功能，并且多个函数同时进行有效地提高了程序的运行效率。这篇文章讲的就是VC控制台下的多线程操作。本文章还得感谢《VC+API常用函数简单例子大全》的作者http://hi.baidu.com/3582077/home，该书下载地址（点击这里）。 首先我们要用到CreateThread函数，以下是函数原型： HANDLE CreateThread( LPSECURITY_ATTR... 阅读全文

摘要： 当需要时钟取反时，取反后的时钟就不在时钟网络上了，而生存在普通逻辑上，要在把他变回其他的时钟网络，加一个CLKbuf就可以搞定tool--megcaor---IO---ALTCLKCRTL。增量：降低耗时间的逻辑方法----先logiclock--在designpartener（设置下次是否重新编译）----输出网表QXP-----再工程中加入QXP----以后这部分就不编译咯 阅读全文

摘要： 1、下载安装破解：http://www.cnblogs.com/emouse/archive/2012/05/05/2484481.html2、建立仿真工程步骤 ：软件菜单栏help>PDFboocase>Chapter 5 Projects>Getting Started with Projects Step 1 — Creating a New Project Select File > New > Project to create a new project. 文件名：最好是erilog的工程名。。。仿真路径：随便选择。。。。工作路：径默认为work不用改 阅读全文

摘要： 行同步信号：a时=0其他时候为1帧同步信号：o时=0其他时候为1数据有效：只有处于，c与q时数据有效verilog:计数的时序图：行计数为0---799共800个像素点其中只有640个有效像素点，其余为消隐erilog：参考程序（DE2-115）module VGA_Ctrl ( // Host Side iRed, iGreen, iBlue, oCurrent_X, oCurrent_Y, oAddress, oRequest, // VGA Side oVGA_R, oVGA_G, ... 阅读全文

摘要： LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB 线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。 IEEE 在两个标准中对LVDS 信号进行了定义。ANSI/TIA/E IA -644 中，推荐最大速率为655Mbps ，理论极限速率为1.923Mbps一、LVDS组成LVDS 信号传输一般由三部分组成：差分信号发送器，差分信号互联器，差分信号接收器。 差分信号发送器：将非平衡传输的TTL 信号转换成平衡传输的LVDS 信号。差分信号接收器：将平衡传输的LVDS 信号转换成非平衡传输的TTL 信号。差分信号互联器：包括联接线（电缆或者PC. 阅读全文

摘要： HighlightsColor camera with 2/3" CCD, high definition, GigE VisionSensor ConceptInterline transfer CCD progressive scan with micro lenses 带镜头的逐行扫描相机SensorKodak KAI 02150Sensor size2/3"Sensor typCCDColor/MonoColorMega pixel2 200万像素Number of pixels1920 x 1080 active 分辨率Pixel size (H x V)5.5 阅读全文

摘要： 高速数字电路设计入门/电子工程技术丛书 [平装]http://www.amazon.cn/%E9%AB%98%E9%80%9F%E6%95%B0%E5%AD%97%E7%94%B5%E8%B7%AF%E8%AE%BE%E8%AE%A1%E5%85%A5%E9%97%A8-%E7%94%B5%E5%AD%90%E5%B7%A5%E7%A8%8B%E6%8A%80%E6%9C%AF%E4%B8%9B%E4%B9%A6-%E9%BB%84%E6%99%BA%E4%BC%9F/dp/B007QMXY4O/ref=sr_1_2?ie=UTF8&qid=1347238950&sr=8-2高 阅读全文

摘要： 当把DDR放在无RUP,RDN的管脚时会出现错误Error: Can't find location to place OCT control block "termination_blk0".出现原因：ARRIA II GX65DF29只有 BANK 3--7--8 上有校准电阻，即RUP,RDN----即如果使用了DDR没分配引脚或分配到没有RUP,rdn的BANK-----导致quartus不知道使用那个RUP,RDN从而导致此错呀解决方法：1、在QUARTUS中指明termination_blk0使用那个RUP,RDN2、将DDR的所有引脚分配到有RUP,R 阅读全文

摘要： 分为两种IP core ： UNIPHY 和ALTMEMPHY比较 UNIPHY 性能更好一点不支持cyclone系列芯片，，ALTEMPHY 支持所有altera支持DDR2的芯片其实两种IP 使用方法相同http://www.altera.com.cn/literature/hb/external-memory/emi_rldram_ii_ug.pdfuniphy：IP核设置步骤：Memory clock frequency：给DDR的时钟频率1、对FPGA PHY设置PLL reference clock frequency：FPGA时钟引脚输入的时钟，供DDR的PLL使用时钟频率（关键 阅读全文

摘要： 简体中文以外的XP系统，请按照下列操作(修改会原来的设置)1.控制面板-区域和语言选项-语言-点击“为东亚语言安装文件”英文显示为：“Install files for East Asian languages”，安装完成后重启2.控制面板-区域和语言选项-区域选项 选择为“中文呢（中国）”，英文显示为："china(PRC)"；位置 选择为 “中国”3.控制面板-区域和语言选项-高级 "中文（中国）"4.确定重启，然后就可正常支持中文系统，并且安装中文软件了 阅读全文