FPGA技巧---增量式编译-全局时钟

当需要时钟取反时，取反后的时钟就不在时钟网络上了，而生存在普通逻辑上，要在把他变回其他的时钟网络，加一个CLKbuf就可以搞定tool--megcaor---IO---ALTCLKCRTL。

增量：降低耗时间的逻辑方法----先logiclock--在designpartener（设置下次是否重新编译）----输出网表QXP-----再工程中加入QXP----以后这部分就不编译咯