07 2023 档案

摘要：dc在综合的时候，可以将属性和约束加到电路上： 一、设计的组成 设计、单元、连线的概念容易理解，端口port和引脚pin的概念需要区分一下。端口port一般只指设计的输入输出，引脚pin可以指设计中所有cell的引脚 具体的可以参考下图： 二、TCL介绍 本节介绍了一些tcl语法，可以用来搜索、查看 阅读全文

摘要：书的第二章讲的是RTL设计语言和逻辑综合。仍然是涉及到概念比较多的一章，具体的内容可能比较少。这一张其实也表明想要进行dc综合，对数字程序设计要有一定的理解，本书整理完后希望能继续学习一下verilog程序设计，锻炼一下编程能力。 一、程序设计语言 程序设计语言有三种不同级别的设计，分别是行为级、寄 阅读全文

摘要：dc综合是电路设计的后端流程之一，简单来说，就是已有电路设计（verilog代码）和逻辑单元的工艺库，想将设计转化为门级网表，需要经过逻辑综合（Synthesis）这一步骤。 综合这项工作需要掌握的知识是比较广的，例如，综合时需要处理电路的时序约束，这就需要对数字电路设计有一定的认识；还需要对接到工 阅读全文